1、苏州高博软件技术职业学院学生毕业设计（论文）报告院系专业班级姓名学号设计（论文）题目基于 VHDL 的 AD7685 采样控制器的设计指导教师起迄日期中文摘要I中 文 摘 要目前，在众多的领域内，现场信号的实时采集及处理变得极为的重要。但现场信号因具有数据速率高，数据存储量大，处理相对较为复杂，这就导致运算量大。本文正是基于以上的考虑，提出设计一种基于 AD7685 芯片为核心的采样控制器，并相应的设计了外围电源及相应的抗干扰考虑。本设计语言基于 VHDL，开发环境基于 QUARTUS II。本文的提出，对于高速应用领域及实时监控方面有一定的借鉴价值。关键词 AD7685 芯片采样控制器设计A
2、bstractIIAbstractAt present, in many engineering applications, the signal of real-time acquisition has become increasingly important, but because of the signal plays an important role, the main characteristics of these signals is strong real-time performance, high data rate, large amount of data, pr
3、ocessing complex, computational complexity. This article is based on the above consideration, is put forward based on the design AD7685 chip as the core sampling controller, and the corresponding power supply and the corresponding anti-interference design of the peripheral. This design based on VHDL
4、 language, development environment based on QUARTUS II. This article put forward for high speed applications and real-time monitoring has certain reference value.Keywords AD7685 chips Sampling controller design目录III目 录第 1 章前言 .41.1 设计背景 .41.2 设计意义 .41.3 基本设计思路 .4第二章 AD7685 芯片介绍 .52.1 芯片概述 .52.2 特性分析
5、 .5第三章 AD7685 采样控制器的设计 .63.1 电源的设计 .63.2 串行接口的设计 .63.3 采样模式分析 .73.4 采样控制器的设计 .7第四章结论 .9致谢 .10参考文献 .114第 1 章前言1.1 设计背景现阶段，在通信与地质预测等领域，现场信号扮演越来越重要的角色。现场信号因具有较强的实时性，数据速率要求相对较高，存储量相对很大，导致处理数据时略显复杂，运算偏大等存在。因此，对于现场数据的实时采集便一直成为工程实践领域的重要偏支，备受关注。近些年，由于数字信号技术的快速发展，对于数据的采集要求也变得越来越高，例如在精度、采集速度及采集通道数等方面。鉴于此，本文会介
6、绍一种基于AD7685 采样控制器的设计，进而可以实现高速采集，从而满足在系统中的应用。1.2 设计意义对于以往的 A/D 采用控制器原理进行分析，笔者不难发现，大多数采样控制器都是把单片机或者 CPU 控制单元作为采样的核心，把以上两者作者控制核心，虽然起到编程较为简单，控制方式较为灵活等优势，但是不免存在如下弊端：即控制周期较长，运行速度较慢等。虽然单片机技术很好的抑制了 A/D 高速性能，而它的时钟对时频率可达100MHZ，甚至更多。本课题研究主要基于 AD7685 为核心进行采用控制器的设计，主要考虑了 AD7685 芯片具备好的时序控制，优质的编码变化。且在开发过程中，开发周期短、灵
7、活性相对较强，存在较好的通用能力、易于开发及扩展应用等优势，因此，对其进行研究设计，具有较强的实用价值。1.3 基本设计思路本文主要基于 AD7685 芯片进行设计采样控制器，以如下思路进行设计：（1）对 AD7685 芯片进行研究分析，对其管脚进行了解学习；（2）考虑设计一种支持 AD7685 的电源，以供芯片所用；（3）对 AD7685 的串行口进行设计；（4）对基于/CS 模式下的 3 线采样原理进行分析，总结；（5）设计 AD7685 采样控制电路。苏州高博软件技术职业学院毕业设计（论文）5第二章 AD7685 芯片介绍2.1 芯片概述笔者对于 AD7685 芯片进行研究发现，该芯片为
8、一款 16 位新片、属于电荷再分配类型、模数转换器（ADC）为逐次逼近型。该芯片的供电电压为 2.3 V 至 5.5 V 单电源供电。AD7685 芯片内部设置了一个功耗较低，处理速度较快，16 位的无失码采样的 ADC，该芯片内部设有转换时钟，设有一个多功能串行接口端口。新片内部集成了一个低噪声、短孔径延迟的采样保持电路。还集成了一个低噪声、宽带宽、短孔径延迟的采样保持电路。AD7685 能够对 IN+与 IN-范围内的模拟输入电压进行实时的采样，采样范围涉及 0 V 至REF。该新片内部的基准电压（REF）由主要有外部接入，即外部电源电压。笔者对于 SPI 兼容串行接口进行研究发现，该接口
9、可以利用 SDI 进行输入，可以将几个 ADC 菊花链形式进行连接，连接形式为单三总线制。当采用独立电源进行供电时，该新片可与以下电压等级进行逻辑兼容，分别为 1.8V、2.5V、3V 或 5V 等级电压。该新片采样了 10 引脚进行 MSOP 封装或 10 引脚进行 QFN（LFCSP）封装，该新片的合理工作温度为 40C 至+85C。2.2 特性分析对 AD7685 芯片的特性进行分析，发现，AD7685 芯片具备如下优势：具备 16 位分辨率、无失码特质；该芯片的吞吐量可达 250 kSPS；积分特性表现出非线性；其信纳比达93.5 dB（20 kHz 时） ；总谐波失真（ THD）也有
10、 110 dB （ 20 kHz 时） ；该芯片的伪差分模拟输入范围为 0 V VREF（VREF 最高为 VDD） ，表现出无流水线延迟特性；电源特性为单电源工作：2.3 V 至 5.5 V，逻辑接口电压： 1.8 V 至 5 V；串行接口为 SPI-/QSPI-/MICROWIRE-/DSP-兼容；芯片具体功耗为 1.4 W，待机电流：1 nA。苏州高博软件技术职业学院毕业设计（论文）6第三章 AD7685 采样控制器的设计3.1 电源的设计对 AD7685 芯片的特点进行分析，该芯片的电源宽带输入要求在 2.3V-5.5V 之间即可。该芯片具备两个电源管脚，分别是 VDD 及 V10。本
11、设计本着减少电源数量的原则，VDD 及V10 在本次的采样电路设计中，公用一个等级为 3.3V 电源。与此同时，考虑电源的供电质量及稳定角度，以上两者管脚处接地分别采用 10uF 及 0.1uF 并联的方式，来解决对电源干扰问题。下图为 AD7685 模拟输入端的等效电路。图 1 AD7685 模拟输入端等效电路如上图的模拟输入端等效电路，对输入端两个输入端子：IN+、IN- 提供了两个保护二极管，对此进行 ESP 保护，以免发生损坏。在供电电源的设计过程中，需保证模拟输入端的信号不能高于供电电源的 0.3V，这要做主要是基于了高电压会对这些二极管形成正向偏置，过高的电压会导致二极管发生击穿的
12、隐患。在本设计过程中，所使用的二极管所能承受的最大电流为 130mA，因此，供电电流也不易过高以免击穿二极管。比如在设计过程中，如果采用缓冲电源及 VDD 不同时，就会导致如上的问题。如若以上问题发生，就必须采用受控短路电流的形式对输入缓冲器进行保护，以免其受到损坏。3.2 串行接口的设计对 AD7685 的串行口所采用的模式进行分析，发现该芯片所采用的串行口一般较为灵活，具体表现在/CS 模式下，该芯片可以兼容 SP1，QSP1，数字主接口及 DSP。该串行接口一般支持三线及四线的模式。三线模式主要考虑了 CNV、SCK 及 SD0 信号模式。此种方式可以大大的缩减了电路的链接，对信号的隔离
13、起到很好的效果。四线的接口模式一般涵盖 SD1、CNV 、SCK 及 SD0 信号，此种模式允许初始化转换 CNV 信号及读回时信号具备独立功能，以上的设计对于低抖动采样信号及同步采样信号的设计具备较强的苏州高博软件技术职业学院毕业设计（论文）7优势。与此同时 AD7685 还支持菊花链接口方式，进而可以设计多个 ADC，这就大大的降低了口的占用。下图为 CS 模式下的三线无占用指示的接线图。在此电路的设计过程中，AD1 端链接 V10，CNV 链接 CONVERT 控制采用模式，SCK 端与 FPGA 的 CLK 端进行链接，组成时钟端，SD0 与 FPGA 的 DATA IN 相链接的 1
14、6 位数字信号数据。图 2 CS 模式下 3 线，无占用指示链接形式3.3 采样模式分析在此种模式下，SD1 端与 V10 链接，组成为高电平，CNV 上进行上升沿的电平触发，转换开始，对 SD0 端设置为高祖的状态。在转换开始后，无论 CNV 处在何种的方式下，转换都将继续进行，直至转换结束。但是，CNV 必须在最小的转换时间之前回到高电平状态，并维持此高电平直至最大的转换时间，这样可以避免产生较大的占用信号指示。当 CNV变化为低电平时，数据信号的最高位到达了 SD0 脚。这时，连续的数据信号就会在序列时钟 SCK 的下降沿触发产生。此时就会出现连续的数据信号在序列时钟 SCK 的下降沿下
15、出发产生。第 16 个 SCK 下降沿或者 CNV 变为高电平后，此时，无路那一路首次出现， SD0 都将保持为高祖的状态不变。3.4 采样控制器的设计（1）采样电路设计及说明根据 AD7685 芯片特性及原理，设计的采样控制电路如下图所示：图 3 基于 AD7685 芯片的采样控制器模块图采样器说明：本设计中，CLK,DATAIN,CNV 分别作为 AD7685 的引脚 SCK，CNV,SD0 所苏州高博软件技术职业学院毕业设计（论文）8对应；其中 RSTN 作为本采集模块的复位信号，低电平起作用；DATAOUTA 作为本采样控制器的输出数据。本次毕业设计的程序编写主要基于 Verilog
16、HDL 语言进行编写，采用的方案通过调用 FPGA 片上的相关资源，进而去实现 FIFO 缓存，这样就会达到很好的数据缓存之效果。此次设计主要调用 FPGA 片上的存储器，进而可以对宏模块的向导存储器具体的参数设置，设置的目标参数包括 FIFO 的宽度、深度和控制信号等。随后需要对 FIFO 模式及外部属性进行相关设置，这样就会完成 FIFO 宏模块的生成，最后再将生成的文件添加大工程中，保证可以利用 FIFO 模块进行实例化。在本次的设计中，Quartusll 中的仿真结果与 AD7685 芯片的工作时序始终将始终保持一致。（2）抗干扰硬件的考虑 考虑本次设计采集系统的传输速率可以达到 12
17、0Mbps，本次采集系统的设计将采取如下抗干扰措施： 1将系统的电源分为模拟电源及数字电源两部分构成，将系统的地分为模拟地及数字地两部分构成，这样做就很好的使用两者之间的单点接地或多点接地，进而可以用整个平面作为地平面。 2考虑电源接入部分及 PCB 板与地之间接入滤波及去耦电路，这样做就能够很好的消除电源引起的相关干扰噪声。3去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声； 4时钟产生器尽量靠近到用该时钟的器件，时钟线要尽量短； 5布线的方式尽量采用菊链法的方式，这种结构便于阻抗匹配； 6PCB 电路板的印制应尽量
18、采用 45 度，这样做可以很小的避免高频信号对外发射与耦合的影响； 7尽量不要形成信号环路，如不可避免，需让环路尽可能的小； 8对于电容的采用，应考虑使用钽电容。苏州高博软件技术职业学院毕业设计（论文）9第四章结论本文通过采用了 AD7685 芯片，实现对 A/D 转换器的采样控制，并且充分利用了 FPGA的高速性能及高的可靠性能，从而实现传统单片机控制采样速度慢的问题。FPGA 具备较为灵活的变成模式，具备较为简单方面的变成环境，易学易懂，可以大大的提高工作效率，缩短开发时间。本设计正是基于以上的考虑，设计了基于 AD7685 芯片为核心的采样控制器。本设计对于高速应用领域及实时监控方面有一定的借鉴价值。
