1、1湖南工业大学理学院实验名称 熟悉 QuartusII 的图形输入法实验地点 理学楼 210 实验时间 2016.10.16实验成绩一、实验目的及任务掌握 QuartusII 的使用方法（1） 熟悉图形输入法（2） 理解编译方法（3） 了解定时仿真二、实验内容与步骤（1）设计一个二选一数据选择器、全加法器。（2）根据图形输入法编译和波形仿真。三、实验电路或者实验源程序二选一电路图：全加器电路图：3四、实验结果二选一结果图：全加器结果图：5实验名称 熟悉 QuartusII 的 VHDL 语言描述输入法实验地点 理学楼 210 实验时间 2016.10.23实验成绩1、实验目的及任务（1） VH
2、DL 语言描述输入法（2） 理解编译方法（3） 熟悉波形仿真2、实验内容与步骤（1）设计一个 4 位并行奇校验发生器（2）根据 VHDL 语言描述输入法编译和波形仿真三、实验电路或者实验源程序VHDL 程序：library ieee;use ieee.std_logic_1164.all;entity parity_loop isport (a : in std_logic_vector(0 to 2);b : in std_logic;y : out std_logic);end parity_loop;architecture a of pa rity_loop issignal s :
3、std_logic_vector(0 to 3);beginprocess(a)begins(0)=b;for i in 0 to 2 loops(i+1)=s(i)xor a(i);end loop;y=s(3);end process;end a;电路图：7四、实验结果9实验名称 JK 触发器的设计实验地点 理学楼 210 实验时间 2016.10.31实验成绩一、实验目的及任务掌握 QuartusII 的 VHDL 语言描述输入法（1） 掌握 VHDL 语言描述输入法（2） 掌握 VHDL 语言二、实验内容与步骤（1）设计一个 JK 触发器（2）根据 VHDL 语言描述输入法编译和波形仿
4、真。输入 输出prn clr clk J K Q Qb0 1 x x x 1 01 0 x x x 0 10 0 x x x x x1 1 上升沿 0 0 不变 不变1 1 上升沿 0 1 0 11 1 上升沿 1 0 1 01 1 上升沿 1 1 翻转 翻转其中 预置端 prn 复位端 clr 时钟端 clk三、实验电路或者实验源程序源程序：四、实验结果1214实验名称 6 位双向移位寄存器的设计实验地点 理学楼 210 实验时间 2016.11.03实验成绩一、实验目的及任务掌握 QuartusII 的 VHDL 语言描述输入法（1） 掌握 VHDL 语言描述输入法（2） 掌握 VHDL
5、语言（3） 理解 if 语句进行描述计数器。（4）设计一个 6 位双向移位寄存器2、实验内容与步骤（1）根据 VHDL 语言描述输入法编译和波形仿真。端口说明：预置数据输入端：predata脉冲输入端：clk移位寄存器输出端：dout工作模式控制端：M1，M0左移串行数据输入：ds1右移串行数据输入（低位向高位）：dsr寄存器复位端：reset(2) 用 QuartusII 软件编译和波形仿真(3) 工作模式控制表：M1 M0 模式0 0 保持0 1 右移1 0 左移1 1 预加载三、实验电路或者实验源程序源程序：164、实验结果前半段后半段21实验名称 电子钟的 VHDL 程序设计实验地点 理学楼 210 实验时间 2016.11.10实验成绩一、实验目的及任务掌握 QuartusII 的 VHDL 语言描述输入法（1） 掌握 VHDL 语言描述输入法（2） 掌握 VHDL 语言（3） 掌握 VHDL 语言描述和图形设计的结合（4） 设计一个含时、分、秒的时钟 （5） 用 QuartusII 软件编译和波形仿真二、实验内容与步骤（1）设计电子钟的 VHDL 程序（2）根据 VHDL 语言描述输入法编译和波形仿真。三、实验电路或者实验源程序源程序：（1）60 进制（分和秒）：20（2）十进制 VHDL：（3）六进制 VHDL：（4）24 进制（时）：
