1、 1 武汉理工大学硕士研究生课程论文 课程：现代电路与系统 开课学院：信息工程学院 学期： 2011-2012 年度第 2 学期 成绩 基于 FPGA 的高速信号采集与处理 姓 名 庞 锦 学 号 1049721103104 院 系 信息工程学院 专 业 物理电子学 指导老师 娄 平 提交时间： 2012 年 5 月 22 日 2 基于 FPGA 的高速信号采集与处理 摘 要 近年来，随着科学技术的发展，数 字信号处理技术在各个领域得到了广泛的应用。人们以往通常使用 DSP 和 ARM 来对信号进行采集和处理，但由于 DSP和 ARM 的许多功能都是靠软件来完成，整个软件的运行需要占采样时间的
2、一部分，再加上它们不能很好地控制复杂的外围硬件电路的逻辑， 使得它们在高速数据采集和处理上具有很大的缺陷。现场可编程门阵列（ FPGA）具有实时性、可控制性和处理速度快等特点，它的出现使得高速数字信号的采集和处理变得越来越容易。 本文设计了基于 FPGA 的高速信号采集板，并把所采集的信号数据在 FPGA的开发板 DE2 上接收、验证和处理。设计的主 要内容包括： 1.精心选择 A/D 采样芯片，设计高速信号采集电路板。 2.简绍 FFT 的工作原理，并在 MATLAB 下进行仿真说明。 3.简绍关于 FPGA 方面的知识和设计所用的开发软件 Quartus II 8.0。 4.接收并验证所采
3、集的高速信号，并对其做 FFT 变换。试验结果表明，使用 FPGA 能对高速的信号进行准确的采集和处理。 整个系统的设计具有实时性好，精度高和可修改性强的特点，可以满足高数信号的采集和处理的需要，为从事高速信号采集和处理的相关人员提供了良好的方法和手段。 关键词： FPGA；高速数据；采集； FFT； 3 Abstract In the recent years, the digital signal processing technology obtained the widespread application in each domain with sciences and techno
4、logys development, people formerly usually used DSP and ARM to catch and process the signal. But DSP and ARMs many functions completely depend on the software, the entired softwares movement needs to occupy the time of catching. in addition they cant control the complex periphery circuits logic of h
5、ardware very well. so they have very big flaw in high speed data gathering and processing. Field Programmable Gate Array has timeliness, the controllability and the processing speed quickly and so on characteristics ,its appearance causes the high speed figure signal gathering and processing become
6、more and more easy. This article has designed based on the FPGA DE2 development board and have processed the signal data which gathers on FPGA development board DE2,the design coverage includes:1.designing high speed signal gathering circuit board;2.introducting the principle of FFT in detail.3 intr
7、oduction the knowledge of FPGA and software of Quartus .4.catching,Confirmating and making the FFT transformation to the signal. The tests result indicates that it is able to carry on and process for the high speed signal with FPGA. All the system has the very good timeliness, high precision and str
8、ong modifiability characteristic. it is satisfy the high speed signal gathering and the processings need. Key Word: FPGA; high speed data; catch; FFT; 4 第一章 绪论 数字信号处理技术 是一门涉及多个学科的新兴技术，在人们日常生活和科研等许多领域都得到了广泛的应用，在过去的几十年里，数字信号处理技术在通信领域得到了广泛的应用，数字信号处理 技术是利用计算机系统或其他专门处理系统对数字信号进行增强、压缩、识别和频谱估计等处理，以得到人们所需要的信
9、号形式。 在大规模集成电路，超大规模集成和微处理器技术高速电路发展的今天，数字技术也得到了飞速的发展，数字处理技术日益成熟，也越来越得到人们的青睐。世界上有许多公司专门生产数字处理信号开发平台，这些开发平台为人们日常处理数字信号提供了很大程度的便利，但是这些开发平台只能处理数字信号，而日常生活中的语音、温度、电信号等都是模拟信号，这些平台和计算机不能直接识别模拟信号，因此数据采集和模数转换技术就起到了至 关重要的作用。高速A/D 技术则是 A/D转换技术的重点，它在天文、国防和射频等领域都有着广泛的应用，但同时也是难点，因为需要采样的模拟信号频率比较高，因此稳定性较差。高速的 A/D 转换器对
10、外部电路的要求非常高，因为外部电路的设计 直接影响模数转换的质量。因此设计出一块高质量的高速信号采集板就 非常有意义。 现场可编程门阵列（ FPGA），它是在 PAL、 GAL、 CPLD 等众多可编程逻辑器件的基础上进一步发展而来的。它既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺陷，是当代电子设计领域极有前途的一门技术。 FPGA的硬件描述语言（ Verilog 和 VHDL）具有高度的可修改性 ,它的高度集成性和开发周期短等特点，使它在当今的电路设计上占有一席之地。随着兼容 FPGA的 2ip core 的出现，这使得 FPGA 在数字信号的处理上更加简单，整个工程的研发
11、周期也大大缩短，这使得 FGPA 在数字信号处理上的优势越来越明显。 FPGA在高速数据采集方面有着 DSP和 ARM所 没有的优势， FPGA时钟频率高，内部延时非常小，可以通过锁相环分频得到我们所需要的频率；系统设计的控制逻辑可以全部由硬件完成，加上 FPGA 的天生并行处理能力，整个 系统具有速度快，效率高的特点， 因此非常适合高速数据采集。 在数字信号处理方面， FPGA也有着 DSP 等处理器无可比拟的优势，例如用DSP 芯片实现的 32 阶 8 位 FIR 滤波器需要指令执行速度为 3360MSPS，而 FPGA实现 32 阶 8 位 FIR 滤波器的处理速度为 105MSPS。由
12、此可以看出在处理高速数据时，系统对 DSP 的芯片的要求比较，而用 FPGA 可以在性能较低的器件上实现较高的功能。 5 第二章 FPGA 技术 2.1 FPGA 概述 FPGA 是现场可编程门阵列（ Field Programable Gate Array）的简称， 它具有体系结构和逻辑单元灵活、集成度高以及适用范围广等特点， 兼容了 PLD和通用门阵列等其他可编程逻辑器件的优点，它不仅可实现较大规模的电路，而且编程也很灵活。与门阵列等其它 ASIC 相比，它又具有设计开发周期短、设计制造成本低、开发工具先进、质量稳定以及可实时在线检验等诸多优点，因此被广泛应用于产品的原型研究设计和产品大量
13、生产之中。几乎所有的应用门阵列、PLD 和中小规模通用数字集成电路的场合均可应用 FPGA。 FPGA 一般是由三种可编程电路和一个存放编程数据的静态存储器 SRAM 组成。 这 三 种 可 编 程电 路 分 别 是： 可 编 程 逻 辑模 块 （ Configurable LogicBlock,CLB）、输入 /输出模块 (I/O Block,IOB)和互连资源 (interconnect Resource,IR)三个部分。 FPGA 的基本结构如下图 2.1 所示。 图 2.1 FPGA 的基本结构 2.2 DE2 开发平台 本次设计选用的开发平台是有 Altera 公司生产的 DE2 开
14、发平台，此平台的资源非常丰富，包括： 一 Altera Cyclone II EP2C35 F672C6，它包含有 35000 个逻辑单元（ LE），Altera 下载控制芯片 -EPCS16 以及板上用于编程调试和用户 API 设计的USBBlaste。 二丰富的存储芯片： 512K字节 SRAM， 8M字节 SDRAM， 4M字节 Flashmemory 三丰富的 IO 配置：拥有 4个按钮 KEY0KEY3， 18个拨动开关 SW0SW17，18 个红色 LDE 灯 LEDR0LEDR17， 9 个绿色 LED 灯 LEDG0LEDG8， 8个七段数码管，16*2 字符液晶显示屏， 6
15、四超强多媒体： 24 位 CD 音质音频芯片 WM8731(Mic 输入 +LineIn+标准音频输出 )，视频解码芯片 (支持 NTSC/PAL 制式 )，带有高速 DAC 视屏输出 VGA 模块。 五更多标准接口：通用串行总线 USB 控制模块以及 A、 B 型接口， SD Card接口， IrDA 红外模块， 10/100M 自适应以太网络适配器， RS-232标准串口， PS/2键盘接口 六 50M， 27M 晶振各一个，支持外部时钟。带二极管保护电路的两个 40个脚扩展端口 JP1和 JP2。 2.3 选用的 FPGA 芯片 Altera 的 DE2 教育平台选用的 FPGA 是 C
16、yclone系列 FPGA 中的EP2C35F672C6。 Cyclone系列 FPGA 采用 TSMC 的 90nm工艺，与竞争对手采用的90nm 工艺的 FPGA相比，其性能高出 60%，而功耗降低一半，其价格则几乎可以与 ASIC 产品竞争。优异的性价比使 Cyclone系列 FPGA可以广泛的应用于汽车电子、消费电子、视频处理、通信以及测试测量等终端产品市场。 在所涉及的数字处理方面， Cyclone系列 FPGA 也具有明显优势。 Cyclone系列 FPGA 可以内置多达 150 个 18*18 的硬件乘法器，片上大容量的 M4K RAM以及经过专门优化的对外部存储器的高速存储特征
17、，使他们非常适合于数字信号处理器或者协处理器的场合。 Altera 公司提供的数字处理器 ipcore 以及 DSP Builder 软件包使数字信号处理产品的开发非常容易。 2.4 使用开发的软件 Quartus II 8.0 本设计所使用的主要软件为 Altera Quartus II 8.0，此软件提供完整的多平台设计环境，能够满足我们设计具体工程的需要，为可编程工具提供完整，全面的设计工具。 Altera Quartus II 8.0 软件含有 FPGA和 CPLD设计所有阶段的解决方案，其设计流程如下图 2.2 所示。 图 2.2 Quartus II 8.0 设计流程图 第三章 高
18、速信号采集电路板的设计 7 3.1 设计概述 本设计前端采用的信号采集电路板是自行设计的高速信号采集电路板，信号的采集速度最高能达到 40MPSP，采样的精度为 10 位。高速信号采集板对电源、模拟信号输入端口的外围电路和晶振的要求要比低速信号采集板高得多。电路板的总体工作流程是：外界输入的模拟信号经放大器放大后，进入 A/D 芯片转换为数字信号输出到 FPGA 的开发板 DE2 上。设计的总体电路框图如图 3.1所示。 图 3.1 高速信号采集板电路原理图 3.2 电源端的设计 如下图 3.2所示，我们在电源端使用 LM7805稳压芯片来输出稳定的 5V电压。由于本次设计的是高速数据采集板，
19、 A/D 芯片对电源端输入的电压要求非常的高，它要求有稳定的 5V电压源输入。通常我们所用的电源器件也有直接输出 5V的电压，但是由于交流电压的变化，电源器件输出的电压会产生微小的变化，这样输出的 5V 电压是不够稳定的，会影响 A/D 芯片的正常工作。使用 LM7805 稳压芯片的输出电源作为本次设计 A/D 芯片的供电电源，它所输出的电压不会随着输入端电压的变化而变化，能很好的输出稳定的 5V电压。 图 3.2 电源端设计图 8 3.3.A/D 采样芯片 ADS825 是美 国德州仪器公司生产的高性能模数转换器，其输入端提供了单端输入和差分输入两种方式，这款高性能模数转换器提供最高的采样速
20、率为40MSPS，采样数据精度为 10 位，采用并行输出的方式， ADS825 兼容 +3V 和 +5V的逻辑输入和输出。 ADS825 具有低失真、高信噪比以及很高的过采用能力，它可以满足在电讯、检测仪器和视频处理等方面的应用要求。 1.模拟输入和内部基准电压 ADS800 的输入信号可以有多种形式，并允许使用不同的电路来驱动，这取决于信号的特征与所希望的性能指标。 ADS825 的内部基准电压设置成与 A/D 转换满 量程输入范围相匹配。差动输入范围允许每路输入在共模电压值 +2.5V 上波动，两个输入每一路允许在 +1.5到 3.5V范围内变化。因为每个输入端可能有 2V的峰峰值变化，而
21、且他们相互间又是反向的，这样，量化输入是一个 4V 的差动信号。 . 2.采样时钟 CLK 管脚接收 CMOS 电平时钟输入。时钟的上升与下降边沿被用作内部流水线各级指令。因此，时钟应该保持 50%的占空比，要有较低的起伏，以及 2ns 或者更小的上升、下降边。当对一个高频输入进行量化或者工作于最高采用频率时，这点就很重要了，偏离 50%的占空比将缩短某些内部期间停 留的时间，因此会降低 SNR和 DNL 的性能。 3输出数据 ADS825 输出 COMS 电平上的 10 位数据，标准输出是直接偏移二进制码 .(SOB码 )。 OE 端口控制 A/D 采样芯片 (ADS825)的工作状态，如果
22、加逻辑高电平，那么ADS825 的输出位都置成高阻状态。正常工作时， OE 脚可以置成低或者悬空状态。 4.ADS825 管脚 ADS825 共有 28 个管脚，其管脚分配如下图 3.3所示。 9 3.4电路调试 3.4.1模拟信号部分 我们输入模拟正弦信号，幅度 A为 0.4V，频率 f为 100kHz,此时信号电压的范围是 -0.4V0.4V，我们把此时的信号记为 X1， X1 在示波器上的显示如下图 3.4所示。 图 3.4 输入的模拟正弦信号 X1 通过电容 c11,整个信号的电压加入正偏置后， 此时的信号仍然为正弦信号，幅度为 0.4V，频率为 100kHz，只是加了直流信号，整个信
23、号的电压被抬高1.5V 了。此时信号的电压范围是 1.1v1.9V,我们记此时的信号为 X2。信号 X2经过放大器 OPA690 后的信号波形 交流部分整体被放大 2倍，仍为正弦信号。此时正弦信号的幅度为 0.8V，频率为 100K，此时电压的范围是 0.7V2.5V，我们记此时 的信号为 X3。 3.4.2数字部分 模拟信号 X3经过 ADS825 转换后，变成数字信号。由于采用的是并行输出，因此输出的是 10路数字信号。我们记录下其中三位数字信号的波形：第一位（最高位），第二位和第十位。由于我们输入的控制电压是 3.3V，因此输出的数字信号的幅度也是 3.3V，这才能保证与 FPGA上的电压相匹配。 10 第一位数字信号的波形如下图 3.5所示。 图 3.5 第一位数字信号波形图 第二位数字信号波形如下图 3.6所示。 图 3.6 第二位数字信号波形图 第十位（最低位）数字信号波形如下图 3.7 所示。 图 3.7 第十位数字信号波形图
