第四章第四章 有限状态机设计大纲4.1 FSM 设计方法4.2 FSM 设计实例4.3 基于FPGA 的数字系统设计原则和技巧4.4 小结习题44.1 FSM 设计方法 有限状态机（FSM ，Finite State Mechine ），顾名思义，就是一系列数量有限的状态组成的一个循环机制。 本章主要介绍有限状态机的特点和设计规则，给出了使用Verilog HDL 硬件描述语言设计有限状态机的一般方法。结合Moore机和Mealy 机的设计实例，详细分析了具有可综合风格的有限状态机的设计方法和设计过程。最后给出了数字系统设计的一些基本原则和设计技巧。4.1 FSM 设计方法时序电路如图所示：组合逻辑接收电路输入信号并输出结果，时序逻辑将组合逻辑的输出存储并反馈回组合逻辑，以此来形成电路的当前状态(current state) ，当前状态和电路输入信号经过组合逻辑作用形成电路的下一状态（next state ）传递给时序电路。图 时序电路基本结构4.1 FSM 设计方法 对于同步时序电路，根据输入端情况可分为两种电路结构：一是没有输入端的同步时序电路，比如计数器、分频器等；另外一种是有输
