1、 现代电子综合实验报告 电子科技大学 现代电子综合实验报告 项目名称 数字秒表设计 学生姓名 学 号 指导老师 刘曦 2015 年 11-12 月 现代电子综合实验报告 目 录 【摘要】 . 1 关 键 词 . 1 引言 . 1 第 1 章 背景 知识 介绍 . 2 1.1 FPGA . 2 1.2 EDA. 2 1.3 VHDL 语言 . 2 1.4 ModelSim 软件 . 3 1.5 ISE 软件 . 3 1.6 时间 简介 . 3 第 2 章 系统 设计 . 4 2.1 设计 要求 . 4 2.2 设计 分析 . 4 2.2.1 输入输出分析 . 4 2.2.2 系统设计原理 . 4
2、 2.2.3 系统内部模块分析 . 5 第 3 章 模块电路的实现与仿真 . 6 3.1 按键消抖 . 6 3.2 分频器 . 7 3.3 控制器 . 8 3.4 计数器 . 10 3.5 锁存器 .11 3.6 显示模块 . 12 第 4 章 实验设计 . 14 4.1 顶层设计 . 14 4.2 管脚设置 . 15 第 5 章 实验结论 . 15 第 6 章 结果分析 . 15 参考文献： . 16 附录： . 16 1.分频模块源程序 . 16 2.消抖模块源程序 . 17 3.控制模块源程序 . 18 4.计数器模块源程序 . 20 （ 1）计数器顶层文件程序 . 20 （ 2） 10
3、 进制仿真程序源程序 . 22 （ 3） 6 进制仿真程序源程序 . 23 5.锁存器模块源程序 . 24 6.显示模块源程序 . 25 （ 1）显示模块顶层文件源程序 . 25 现代电子综合实验报告 （ 2）扫描模块源程序 . 27 （ 3）数据选择模块源程序 . 27 (4)译码器模块源程序 . 28 7.顶层文件源程序 . 29 8.管脚分配源程序 . 32 现代电子综合实验报告 1 【摘要】 利用 VHDL 硬件设计语言基于 FPGA 实验板设计一个数字表秒。该数字秒表及时范围是 00 00” 00 59 59” 99，并利用两个按钮开关 Start/Stop 和Split/Reset
4、 来控制秒表的启动、暂停、继续、停止、复位。根据该要求，将该实验设计分为 6 个模块，分别为：分频模块、按键消抖模块、计数器模块和按键控制模块、锁存模块和显示模块。最后利用顶层模块将各部分之间联系起来，形成数字秒表系统。 关 键 词 FPGA ； VHDL ； ISE13.4 软件。 引 言 随着大规模集成电路技术和计算机技术的不断发展， EDA 技术已广泛应用在通信、电子信息、计算机应用、仪器仪表、家用电器等领域的电子系统设计工作中。 EDA 技术是以大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过开发工具软件，用编程的方式完成电子系统的设计，自动实现系统的逻辑变异，逻辑化简，逻
5、辑分割，编程下载，最终形成电子系统或专用集成芯片的一门新技术。本次实验利用 VHDL 硬件设计语言，设计一个基于 ISE13.4软件和 XILINX 学生 EDA 实验板的数字表秒。 数字秒表设计所需要使用的语法简单，各个模块功能明确，易于上手。对于之前未接触过 FPGA 的新手来说 ，通过对数字秒表的仿真和设计，可以较为轻松地可以对 VHDL 语言有个清晰地认识，从而提高初学者们的兴趣。所以数字秒表设计是一个很好的入门实例。 现代电子综合实验报告 2 第 1 章 背景 知识 介绍 1.1 FPGA FPGA（ Field Programmable Gate Array），即现场可编程门阵列，
6、它是在PAL、 GAL、 CPLD 等可 编程器 件的基础上进一步发展的产物。它是作为 专用集成电路 （ ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可 编程器 件门电路数有限的缺点。 以硬件描述语言（ Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如 AND、 OR、XOR、 NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的 FPGA 里面，这些可编 辑的元件里也包含记忆元件例如触发器（ Fl
7、ip flop）或者其他更加完整的记忆块。 1.2 EDA EDA 是 电子设计自动化 （ Electronic Design Automation）的缩写，在 20 世纪60 年代中期从 计算机辅助设计 （ CAD）、 计算机辅助制造 （ CAM）、 计 算机辅助测试 （ CAT）和计算机辅助工程（ CAE）的概念发展而来的。 EDA 技术就是以计算机为工具，设计者在 EDA 软件平台上，用硬件描述语言 VHDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 EDA 技术的出现，极大地提高了
8、电路设计的效率和可操作性，减轻了设计者的劳动强度。 1.3 VHDL 语言 VHDL 语言 是一种用于电路设计的高级语言。 VHDL 翻译成中文就是 超高速集成电路 硬件描述语言，主要是应用在数字电路的设计中。 VHDL 主要用 于描述数字系统 的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式、描述风格以及语法是十分类似于一般的 计算 机高级语言 。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一现代电子综合实验报告 3 个电路模块或一个系统）分成外部（或称可视部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和算法完成部
9、分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计 的基本点。 与其他硬件描述语言相比， VHDL 具有功能强大、设计灵活、强大的系统硬件描述能力、很强的移植能力以及易于共享和复用等特点。 1.4 ModelSim软件 ModelSim 是优秀的 VHDL 语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持 VHDL 和 Verilog 混合仿真的仿真器。它采用直接优化的编译技术、 Tcl/Tk 技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护 IP 核，个性化的
10、图形界面和用户接口，为用户加快调错提供强有力的手段，是 FPGA/ASIC 设计的首选仿真软件。 1.5 ISE 软件 ISE 是使用 XILINX 的 FPGA 的必备的设计工具。它可以完成 FPGA 开发的全部流程，包括设计输入、仿真、综合、布局布线、生成 BIT 文件、配置以及在线调试等，功能非常强大。 ISE 除了功能完整，使用方便外，它的设计性能也非常好，拿 ISE 9.x 来说，其设计性能比其他解决方案平均快 30%，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能。先进的综合和实现算法将动态功耗降低了 10%。 1
11、.6 时间 简介 时间 ， 是人类用 以描述物质运动过程或者时间发生过程的一个参数，确定时间，是靠不受 外界影响的物质周期变化的规律。例如月球绕地球周期，地球绕太阳周期，地球自转周期，院子震荡周期等。 1960 年人们利用地球自转周期中的基本单位平太阳日的 1/86400 作为一秒，称作世界十秒，由于地球的自转运动存在不规则变化，并有长期减缓的趋势，是的世界时秒逐年变化，不断保持恒定。因此，按此定义复现秒的准确度只能到达 1 亿分之一秒。因此国际计量大会决定采用以地球公转的运动为基础的历年时秒作为时间单位，即将 1900 年初附近，太阳的 几何平黄经为 278 度 4148”.04 的瞬间作为
12、 1900 年 1 月 0 日 12 时整，从这时刻起的回归年的 1/31556925.9747 为一秒。 时间的 基本国际单位 是 秒 。它现在以 铯 133 原子基态的两个超精细能级间跃迁对应的辐射的 9,192,631,770 个周期的持续时间为标准。 现代电子综合实验报告 4 测量是按照某种规律，用数据来描述观察到的现象，即对事物作出量化描述。测量是对非量化实物的量化过程。 第 2 章 系统 设计 2.1 设计 要求 利用 EDA 软件和 HDL 语言在 EEC-FPGA 实验板上完成秒表的设计与实现 ,具体要求如下所示： （ 1）秒表的计时范围为 00 00” 00 59 59” 9
13、9。 （ 2）有两个按钮开关 Start/Stop 和 Split/Reset，控制秒表的启动、停止、锁存和复位。 （ 3）用 7 段译码器控制 8 个数码管以扫描方式显示计时结果。 2.2 设计 分析 2.2.1 输入输出分析 根据设计的总体要求以及所具备的客观条件等因素，所设计的系统的输入有：48MHz 有源晶振（ 1 位标准逻辑）、两个按键输入（分别 1 位），输出有：数码管驱动输出（ 7 位标准逻辑）、数码管选择输出（ 8 位标准逻辑）。输入输出原理图如图 1 所示： 图 1 2.2.2 系统设计原理 内部原理图： 现代电子综合实验报告 5 根据硬件连接方式， 8 个数码管共用 1 个
14、段选信号，所以如果希望 8 个数码管显示计数器输出的数据，就必须使得 8 个选通信号分别被单独选通，并同时在段信号输入端加上需要在该对应数码管上显示数据，于是随着选通信号的扫描就能实现扫描的目的。虽然每次只有一个 LED 显示，但是根据人体视觉的暂留效应，只要扫描频率设置为合适的值（ 1000Hz 左右），就可以使肉眼以为在连续显示。系统给定的时钟频率为 48MHz， 1000Hz 的信号可以通过 分频模块 48000 分频而得到。数字跑表的精度为 0.01 秒，所以需要 100Hz 的信号用于计数， 100Hz 的信号可以通过 1000Hz的 10进制计数模块而得到。数字跑表存在 6进制和
15、10进制，而进制模块可以通过当上一位满 9 或 5 时给下一级一个进位信号，从而实现进位功能。控制模块可以通过编写状态机读取按键信号，从而实现不同状态之间的切换。由于机械按钮的问题，必须加入消抖电路从而防止错误读取。 2.2.3 系统内部模块分析 根据设计的总体要求以及所具备的客观条件等因素，基本部分的实现需要：晶振产生 48MHz 的信号 ， 48MHz 信号通过分频模块得到 1000Hz 的信号， 1000Hz的信号用于扫描显示模块， 1000Hz 的信号通过 10 进制计数模块得到 100Hz 的信号， 100Hz 的信号用于计数模块。计数模块的输出连接锁存模块的输入，锁存模块的输出连接
16、显示模块的输入。按键由于机械弹性作用，当按下或者释放时可能存在抖动效应，可能使电平信号产生毛刺，产生误读。于是采用消抖模块使按键信号稳定。控制模块用于读取按键值，从而控制计数和锁存模块，实现相应的功能。 各模块具体功能如下所示： 1)按键消抖模块：消除按键输入信号的抖动，输出单脉冲。 2)分频模块：对晶体振荡器产生的时钟信号进行分频，产生 1kz 的时间基准信号。 3)按键控制模块：通过设计状态机，利用两个不同的按键脉冲信号控制状态机的状态，输出计数器的清零与使能、锁存器的使能信号。 4)计数器模块：对 1000Hz 的时间基准脉冲先 通过 10 进制计数模块得到现代电子综合实验报告 6 10
17、0Hz 的信号， 100Hz 的信号用于计数模块。 进行计数，完成计时功能，通过使能和清零信号控制。 5)锁存模块：锁存计数结果，通过使能信号控制。 6)显示模块：包括扫描技术器、 3-8 译码器、数据选择器和 7 段译码器控制 8个数码管，并输出数码管驱动信号和数码管选择信号。 设计方框图如图 2 所示： 图 2 第 3 章 模块电路的实现与仿真 3.1 按键消抖 （ 1）实验原理 ： 检测出键闭合后执行一个延时程序， 5ms 10ms 的延时，让前沿抖动消失后再一次检测键的状态，如果仍保持闭合状态电平，则确认为真正有键按下。当检测到按键释放后，也要给 5ms 10ms 的延时，待后沿抖动消失后才能转入该键的处理程序。 （ 2）元件符号 现代电子综合实验报告 7 （ 3）仿真结果 输入为“ 0”时，输出为恒为“ 0” 输入为“ 1”时，产生一个延时脉冲 3.2 分频器 （ 1） 实验原理 ： 在本设计中，在程序的第一个进程中设计了一个 48000 进制的计数器，对 48MHz 系统时钟型号进行 48000 分频，从而得到 1kHz 的 q 信号。 （ 2） 元件符号
