实验三 设计含异步清0 和同步时钟使能的加法计数器 (1) 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL 设计技术。 (2) 实验原理：实验程序为例3-22 ， (3) 实验内容1 ：在Quartus 上对例3-22 进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 (4) 实验内容2 ：引脚锁定以及硬件下载测试，引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 (5) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE beha
