1、ALTERA可编程器件的开发软件MAX+PLUSAltera公司的 MAX+PLUS 的全称是Multiply Array matrix and Programmable Logic User System。 MAX+PLUS 支持所有的CPLD和 25万门以内的 FLEX和 ACEX系列FPGA。 它集设计输入、编译、仿真、综合、编程（配置）于一体，带有丰富的设计库，并有详细的联机帮助功能，且许多操作（如元件复制、删除、拖动和文件操作等）与Windows下的操作方法完全一样，是一个集成化的、易学易用的 PLD开发平台。用 MAX+PLUS 进行设计的一般过程 设计输入编译功能仿真设计实现时序
2、仿真下载设计修改硬件检查设计输入输入方式有：原理图、波形图、 VHDL、Verilog HDL、 Altera HDL、 网表等。 MAX+PLUS支持层次化设计，可以将下层设计细节抽象成一个符号（ Symbol）， 供上层设计使用。MAX+PLUS 提供了丰富的库资源，以提高设计的效率。 Mf库提供了 74系列器件； Prim提供了基本的逻辑元件； Mega_lpm为参数化的模块库，具有很大的灵活性； Edif为网表模块库，其模块的外观是抽象的方框，具体电路被封装了起来。 编译编译包括编译网表提取器（ Compiler Netlist Extractor）、 数据库生成器（ Database
3、 Builder）、 逻辑综合器（ Logic Synthesizer）、 逻辑划分器（ Partitioner）、 适配器（ Fitter）、 时序仿真网表文件提取器（ Timing SNF Extractor） 和编程数据汇编器（ Assembler）。编译网表提取器检查设计文件中的错误，提取电路网表（电路网表是数据化的逻辑电路图）； 数据库生成器对设计项目中的各种数据文件进行库管理；逻辑综合器根据 PLD的结构特点对设计进行优化与综合；逻辑划分器的作用是当设计比较大、需一片以上 PLD才能实现时，将电路划分到若干 PLD中；适配器又称为布局布线器，将优化过的设计结果分配到 PLD中的逻辑
4、模块，并确定连接关系；时序仿真网表文件提取器根据 PLD的延迟特性，将已在 PLD中虚拟实现的电路（即已布局布线的电路）的网表及信号延时提取出来，生成时序仿真网表文件；编程数据汇编器是编译的最后环节，它将前面的处理结果转换成用于下载的 PLD的编程（配置）数据，生成若干数据文件。仿真验证通过仿真可以检查设计中的错误和问题。仿真有 3种方式：功能模拟、时序模拟和时序分析。功能模拟根据编译后生成的电路网表进行，只能检查电路的逻辑功能，无法模拟信号的延时情况。 时序模拟根据布局布线后提取的电路的时序仿真网表进行，可以模拟出信号的传输延时，由于这种仿真是在适配后才能进行，故又称作后仿真。时序分析也是根
5、据时序仿真网表进行，但它分析的角度与时序模拟不同，它可以分析出电路中各条路径的延时、时钟频率的上限、以及触发器的建立时间和保持时间等。 下载经编译后生成的编程数据，可以通过下载电缆直接由 PC机写入 PLD。 常用的下载电缆有：连接 PC机并行口（打印口）与 PLD的 ByteBlaster和连接 PC机串行口（ RS232）与 PLD的 BitBlaster。 通过这两个电缆不仅可以对单个 PLD编程，还可以利用 JTAG的菊花链对多个 PLD进行编程。逻辑设计的输入方法MAX+PLUS 所能接受的输入方式有：原理图（ *.gdf文件）、波形图 (*.wdf文件 )、VHDL(*.vhd文件 )、 Verilog HDL(*.v文件 )、Altera HDL(*.tdf文件 )、符号图 (*.sym文件 )、EDIF网表 (*.edf文件 )，以及第三方 EDA工具OrCAD生成的原理图 (*.sch文件 )和 Xilinx开发软件生成的 Xilinx NGD网表格式 (*.xnf文件 )。EDIF是一种标准的网表格式文件，因此 EDIF网表输入方式可以接受来自许多第三方 EDA软件(Synopsys、 Viewlogic、 Mentor Graphics等 )所生成的设计输入。在上述众多的输入方式中，最常用的是原理图、 HDL文本和层次化设计时要用的符号图。
