1、常用时序分析 SDC 命令参考 （一）1. Define design environment1.1. Set_operating_conditions1.2. Set_wire_load_model1.3. Set_driving_cell1.4. Set_load1.5. Set_fanout_load1.6. Set_min_library2. Set design constraints2.1. Design rule constraints2.1.1. Set_max_transition2.1.2. Set_max_fanout2.1.3. Set_max_capacitance2
2、.2. Design optimization constraints2.2.1. Create_clock2.2.2. create_generated_clock2.2.3. Set_clock_latency2.2.4. Set_propagated_clock2.2.5. Set_clock_uncertainty2.2.6. Set_input_delay2.2.7. Set_output_delay2.2.8. Set_max_area3. Other commands3.1. set_clock_groups3.2. set_false_path3.3. set_case_ana
3、lysis3.4. set_max_delay1. Do not exist in timing fix sdc file:1.1. Set_max_area1.2. set_operation_conditions1.3. set_wire_load_model1.4. set_ideal_*2. Must be placed in timing fix sdc file:2.1. Set_clock_uncertainty,2.2. set_max_transition2.3. set_propagated_clockcreate_clock在当前设计中创建一个时钟语法：status cr
4、eate_clock-name clock_name-addsource_ojbects-period period_value-waveform edge_list数据类型：clock_name 字符source_objects 列表period_value 浮点edge_list 列表参数：-name clock_name指定时钟名称。如果你不使用该选项，时钟名称将会与第一个时钟源在source_objects 指定的一样。如果你没有使用 souce_objects，你就必须使用本选项，它会创建一个与端口或接脚无关的虚拟时钟。本选项与 source_objects 一起使用可以为时钟增加一
5、个描述性的名称。如果你使用-add 选项，你必须使用-name 选项，并且要为有相同源的时钟分配不同的名称。（注解：-name 如果省略，就必须要指定创建时钟的节点。这也是默认的做法。不指定时钟创建节点的意思就是指创建一个虚拟时钟。如果既指定了时钟节点，有写了-name 选项，这个-name 可以认为是一个 alias。）（疑难点：虚拟时钟，-add 选项）-add指明是否将该时钟加到已存在的时钟中或将其覆盖。使用本选项抓取有相同源不同波形，进行同时分析的复合时钟。你使用该选项时，必须使用-name 选项。定义在相同源接脚或端口的复合时钟相比一个单一时钟，会导致更长的运行时间和更高的内存占用。
6、因为时序综合引擎必须搜索所有开始(launch)和截取(capture)组合的可能性。使用set_false_path 命令限制不期望的组合。该选项在默认为关闭，除非复合时钟分析的相关变量 timing_enable_multiple_clocks_pre_reg 被设为 true。(疑难点：timing_enable_multiple_clocks_per_reg，-add）（注意，这是 create_clock 命令，它也是有-add 选项的。）（举一个简单的例子，对于一个输入时钟端口，你创建了两个时钟。第二个时钟创建的时候使用了-add 选项。则，看 timing 路径的时候，就会发现
7、clk1 和 clk2 互相检查的情况。这种情况是不真实的。需要使用 false path 把它们进行设置。这属于两时钟物理互斥的范畴。）source_objects指定应用于时钟的接脚或端口的列表。如果你没有使用本选项，你必须使用-name clock_name ，它会创建一个与接脚或端口无关的虚拟时钟。如果你指定的时钟已经在接脚上了，旧的时钟会被取代，除非你增加-add 选项。-period period_value以库时间单位指定时钟波形的周期。-waveform edge_list以库时间单位指定整个时间周期中时钟的上升或下降沿时间。列表中第一个时间是上升转换，通常第一个上升转换在时间
8、零点之后。这里增加次数必须是偶数，并且它们假定为交替的上升和下降时间。数值上，为一个完整时钟周期。如果-waveform edge_list 没有设定，但有-period period_value，默认情况，波形假定为一个 0.0 上升沿和一个 period_value/2 下降沿。(疑难点：通过-waveform 把波形给画出来。但是，-period 是必须要写的。也就是说，你可以只使用-period 指定一个时钟周期。默认是 50%占空比，且先 1 后 0。如果想创建占空比不是 50%的时钟，就要通过-waveform 来描述了，第一个上升的位置在什么时刻，下降的位置在什么时刻。)（和 c
9、reate_generate_clock 中的-edge 选项很容易混淆！）描述：create_clock 命令在当前设计中创建一个时钟。该命令在当前设计中定义指定的source_objects 作为时钟源。一个接脚或端口可以成为一个单时钟源。如果 source_objects没有指定，但 clock_name 给定，一个虚拟时钟会被创建。一个虚拟时钟可以被创建，代表一个片外时钟用于描述输入或输出延迟。更多关于输入和输出延迟的信息，可以阅读set_input_delay 和 set_oupt_delay 参考。时钟影响到时钟网络的属性，比如 dont_touch_network, fix_ho
10、ld 和 propagated_clock。使用 create_clock 在已存在的时钟上会覆盖时钟上已有的属性。create_clock 也同时定义时钟波形。时钟允许每个周期多脉冲形式。建立和保持路径延迟是从时钟波形路径的起点到终点自动衍生的。fix_hold 属性（用 set_fix_hold 设定）指导 compile 修复时钟保持 (hold) 错误。默认状态，时钟对应一组路径。该组与时钟相关的终点用于估算函数的计算。要将时钟从分配的组中删除，使用 group_path 命令分配时钟到另一个组或默认路径组。更多的信息可参考group_path 命令帮助。新的时钟有理想时序，不能通过时
11、钟网络传播延迟。使用 set_propagated_clock 命令让时钟能够进行延迟传播。要添加偏差（skew）和不确定因素（uncertainty）到理想波形中，使用set_clock_latency 或 set_clock_uncertainty 命令。显示当前设计中所有时钟源信息，使用 report_clock 命令。得到时钟源列表，使用get_clocks 命令。返回所有与特定时钟相关的序列单元，使用 all_registers 命令。取消create_clock，使用 remove_clock 命令。多条件多模式支持：该命令仅使用当前方案中的信息。范例：【不规则占空比】在端口 PH
12、I1 创建时钟周期为 10，上升在 5.0，下降在 9.5. create_clock “PHI1” period 10 waveform 5.0 9.5【特殊】在端口 PHI2 创建时钟周期为 10，下降在 5，上升在 10 create_clock “PHI2” period 10 waveform 10 15【周期内多脉冲】 在接脚 u12/Z 创建时钟 CLK，周期 25，下降在 0.0，上升在 5.0，下降在 10.0，上升在 15.0.create_clock “u13/Z” name “CLK” period 25 waveform 5 10 15 25 【典型，但是是一个虚拟时
13、钟】创建一个虚拟时钟 PHI2，周期 10，上升在 0.0，下降在 5.0 create_clock name “PHI2” period 10 waveform 0.0 5.0【更为复杂】 创建多源复合波形时钟create_clock name “clk2” period 10 waveform 0.0 2.0 4.0 6.0 clkgen1/Z clkgen2/Z clkgen3/Z（注解：相当于在三个端子上都创建了同一个形态的时钟。这个时钟具有周期 10，在 0 时刻上升，在 2 时刻下降，在 4 时刻上升，在 6 时刻下降。在 10 时刻上升. 也就是说，10 时刻的动作，等同于 0
14、时刻。后面的话就是周期的复制了。）更多：all_clocks, all_registers, check_timing, compile, current_design, get_clocks, group_path, remove_clock, reset_design, set_clock_latency, set_clock_uncertainty, set_dont_touch_network, set_fix_hold, set_max_delay, set_output_delay, set_propagated_clockcreate_generated_clock创建一个生成时
15、钟语法：string create_generated_clock-name clock_name-addsource_objects-source master_pin-divide_by divide_factor | multiply_by multiply_factor-duty_cycle percent-invert-preinvert-edges edge_list-dege_shift dege_shift_list-combinational数据类型：clock_name 字符source_objects 列表master_pin 列表clock 字符divide_facto
16、r 整数multiply_factor 整数percent 浮点edge_list 列表edge_shift_list 列表参数：-name clock_name指定生成时钟的名称。如果你不使用本选项，时钟接受与第一个时钟的-source 设定的名称相同的名称。如果你使用-add 选项，你必须使用-name 选项，并且不能与源时钟有相同的名称。-add指定是否增加这个时钟到已经存在的时钟中或将其覆盖。使用本选项去截取相同源的复合时钟。理想状态，一个生成时钟必须设定为每个时钟扇出的源接脚。如果你使用该选项，必须同时使用-name 选项。定义相同源接脚或端口的复合时钟，会增加运行时间和需要更多的内
17、存，因为时序综合引擎搜索启动与截取组合的所有可能。使用 set_false_path 取消不希望有的组合。默认状态，忽略该选项，除非将 timing_enable_multiple_clock_per_reg 变量设为true 打开复合时钟分析.source_objects指定一组端口或接脚定义为要产生的生成时钟源。-source master_pin指定主时钟接脚，可以是一个主时钟源接脚或被主时钟驱动的一个接脚，并且是驱动生成时钟定义的接脚。主接脚的时钟波形用于驱动生成时钟波形。-master_clock clock如果多个时钟扇入这个主接脚，指定主时钟用于这个生成时钟。-divider_b
18、y divide_factor指定频率被除数。如果 divide_factor 为 2，生成时钟周期是主时钟周期的两倍。-multiply_by multiply_factor指定频率倍数。如果 multiply_factor 为 3，则生成时钟周期为原先的三分之一。-duty_cycle percent指定倍频使用时的占空比。允许 0-100 之间的数值。占空比是高电平脉冲宽度。-invert反转生成时钟信号，不管主接脚上，源时钟反应或判断(sense)是单因素决定（unate）还是非单因素决定(non-unate) （遇到倍频时）。-preinvert创建一个生成时钟基于反转的时钟信号，仅
19、当主接脚源时钟有非单因素决定反应，或生成时钟不被反转，仅当该选项没有被指明时。-invert 与-preinvert 不同之处在于，-invert 先创建生成时钟后反转信号，而 preinvert 是先反转信号，再创建生成时钟。-edges edge_list指定正整数列表，代表形成生成时钟沿的源时钟沿。沿解释为交替变化的上升和下降沿，并且每个沿不小于它之前的沿。沿的数值必须是不小于 3 的奇数，用来创建一个完整的生成时钟的波形。第一个沿必须大于或等于 1。比如，1 代表第一个源边沿，2代表第二个源边沿，依次类推。-edge_shift edge_shitf_list指定浮点数列表代表偏移量，
20、指定的沿经过变化产生最终的生成时钟波形，单位与库时钟单位相同。指定的沿偏移量必须等于沿指定的数值。数值可以为正或负。正数表示延后，负的表示提前。比如，1 代表相应的沿被延后了 1 个时间单位。-combinational指定源滞后路径，作用于某个类型的生成时钟，其包含主时钟传播组合路径上的逻辑。源滞后路径不会通过序列单元的时钟接脚，透明锁存器数据接脚，或其他生成时钟的源接脚。描述：create_generated_clock 命令在当前设计中创建一个生成时钟。该命令定义一个对象列表作为当前设计生成时钟源。你可以指定接脚或端口作为生成时钟对象。命令同时指定被生成时钟源。使用该命令的优势在于，无论
21、何时主时钟发生改变，生成时钟也同时发生改变。生成时钟可以进行变频处理，降低频率时使用-divide_by 选项，增加频率时使用-multiply_by选项，沿派生使用-edge 选项。另外，频率在除或乘时也可以用-invert 选项进行反转。沿派生时钟的沿偏移使用-edge_shift 选项。-edge_shift 使用在对沿的故意偏移，而非时钟滞后。如果生成时钟使用 divide_factor 是 2 的幂，主时钟上升沿被用来决定生成时钟的沿。如果divider_factor 不是 2 的幂，则是从对主时钟沿尺寸改变得来。对已有的 generated_clock 使用 create_gene
22、rated_clock，会覆盖已有的 generated_clock 属性。generated_clock 在时序分析时被扩展为真实的时钟。以下命令能够引用 generated_clock:set_clock_latencyset_clock_uncertaintyset_propagated_clockset_clock_transition显示有关生成时钟的信息使用 report_clock 命令。多条件多模式支持：该命令仅使用当前方案中的信息。范例：创建频率-divide_by 2 的生成时钟create_generated_clock divide_by 2 source CLK ge
23、t_pins foo创建频率-divide_by 3 的生成时钟。主时钟周期为 30， 主波形为24 36，则生成时钟周期为90，波形为72 108create_gneraged_clock divide_by 3 source CLK get_pins div3/Q创建频率-multiply_by 2 的生成时钟，占空比为 60%。create_generated_clock multiply_by 2 duty_cycle 60 source CLK get_pins foo1创建频率-multiply_by 3 的生成时钟，占空比不变。如果主时钟周期为 30，主波形为24 36 ，生成周
24、期为 10，波形为8 12create_gnerated_clock multiply_by 3 source CLK get_pins div3/Q创建生成时钟沿为主时钟的 1,3,5 沿。如果主时钟周期为 30，波形24 36，生成时钟周期为60，波形为24 54create_generated_clock edges 1 3 5 source CLK get_pints foo2与上个例子相似，但沿偏移 1 个单位。如果主周期为 30，主波形为24 36，生成时钟周期为60，波形为25 55create_generated_clock edges 1 3 5 edge_shift 1 1
25、 1 source CLK get_pins foo2创建一个反转时钟create_generated_clock divider_by 2 invert更多check_timing, create_clock, get_generated_clocks, remove_generated_clock, report_clock, set_clock_latency, set_clock_unertainty, set_propagated_clock, timing_enable_multiple_clocks_per_regset_clock_groups指定设计中，时钟组互相排斥或彼此异步。因此，这些时钟之间的路径不会在时序分析时被考虑。语法：Boolean set_clock_groups-physically_exclusive|-logically_exclusive|-asynchronous-allow_paths-name name-group clock_list参数：-physicall_exclusive
