1、淮海工学院计算机工程学院实 验 报 告 书课 程 名： 计算机硬件技术基础 题 目： 实验五 组合逻辑电路的设计班 级： 软嵌 151 学 号： 2015123349 姓 名： 陈正宁 评语：成绩： 指导教师： 批阅时间： 年 月 日一、实验目的与要求1）掌握组合逻辑电路的设计与测试方法2）设计用与非门及用异或门、与门组成的半加器电路。写出用与非门实现的半加器的逻辑表达式：S=AB+A B=AB 写出用异或门、与门组成的半加器的逻辑表达式： = =3）设计一个一位全加器，要求用异或门、与门、或门组成。写出该全加器的逻辑表达式：Si=AiBiCi-1 Ci=AiBi+Ci-1Ai+Ci-1Bi
2、4）设计一位全加器，要求用与或非门实现。写出该全加器的逻辑表达式： =*+*+*1+ 1=* + * 1*1+ * 1*1+0*0二、实验原理1、组合逻辑电路设计流程使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图 5.1 所示。图 5.1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。2、 组合逻辑电路设计举例要求：使用“与非”门设计一个表决电路。当
3、四个输入端中有三个或四个为“1”时，输出端才为“1” 。设计步骤：根据题意列出真值表，如表 5.1 所示，再填入表决器卡诺图中，如表 5.2 所示。表 5.1 表决器真值表D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1表 5.2 表决器卡诺图DABC 00 01 11 100001 111 1 1 110 1由卡诺
4、图化简，得出逻辑表达式，并演化成“与非”的形式如下：ZABCBCDACDABD根据逻辑表达式画出用“与非门”构成的逻辑电路如图 5.2 所示。图 5.2 表决电路逻辑图线路连接如下：实验线路选择 2片 74ls10（U1使用了全部的三个门，也可以每片使用 2 个门，避免连线拥塞） ；一片 74LS20A、B、 C、D四个输入引脚连接 4 个开关量输出开关（K3K0 ） ；输出接 LED 指示。开关 K3K0 的开关，观察 L1 指示灯的状态，记录实验数据。输入 输出K3 K2 K1 K0 Y10 0 0 0 00 0 0 1 0 1 1 1 1 1注：只要输入端 K1、K2、K3 、K0 中有
5、三个按下，则输出端 Y1 就会是 1（亮） 。实验验证逻辑功能：按上图接线，输入端 A、B 、C 、D 接至逻辑开关输出插口，输出端 Z 接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表 5.2 进行比较，验证所设计的逻辑电路是否符合要求。三、实验仪器与器件1、 5V 直流电源 2、 逻辑电平开关3、 逻辑电平显示器 4、 直流数字电压表5、 实验芯片序号 所需芯片名称 可替代型号 含义 数量 备注1 74LS10 CD4023 三-3 输入与非门 2 DIP142 74LS20 CC4012 二-4 输入与非门 1 DIP143 74LS0
6、8 CC4081 四-2 输入与门 1 DIP144 74LS32 CD4071 四-2 输入或门 1 DIP145 74LS86 CC4030 四-2 输入异或门 1 DIP146 74LS54 CC4085/CD4086 四路 2-3-3-2 输入与或非门2 不能替换7 74LS04 CD4069 6 非门（六倒相器） 1 DIP14四、实验内容及步骤1、半加器设计74LS86 是一片四 -2 输入异或门； 74LS08 是一片 2 输入与门。试用上述二芯片，设计一个半加器。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。（1）设计使用上述给定元件的全加器，逻辑表达式为
7、（以下为举例）（2 ）设计符合上述表达式的硬件原理图（以下为举例）线路连接如下：使用 1 片 74LS86 和一片 74LS08。输入接 K1、K0，输出接 L2 和 L1，连接好线路，接通电源，改变 K1、K0 开关状态，观察 L2、L1 显示，记录在表格中。（3 ）设计验证表格，实验验证上述设计正确性输入 输出序号Ai Bi Si Ci1 0 0 0 02 0 1 1 03 1 0 1 04 1 1 0 1（4 ）写出设计与实验小结实验数据和理论值一致。上述设计正确。输入端 Ai 和 Bi 只要其中一个亮，输出端都是 Si 亮，只有当 Ai 和 Bi 同时亮，输出端才是 Ci亮。2、设计一
8、个一位全加器，要求用异或门(74LS86) 、与门（ 74LS08） 、或门（74LS32）组成。（ 1）设计使用上述给定元件的全加器，逻辑表达式为： =1=+1+1（2 ）设计符合上述表达式的硬件原理图（3 ）设计验证表格，实验验证上述设计正确性输入 输出K1 K2 K3 L1 L20 0 0 0 00 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 01 0 1 0 11 1 0 0 01 1 1 1 1（4 ）写出设计与实验小结输入端 K2、K3 中只要任意一个亮或者同时亮，那么输出端只有 L2 亮；输入端 K1 和 K3 同时亮，输出端只有 L2 亮；输入端 K1、K
9、2、K3 同时亮时，输出端 L1、L2 同时亮。3、设计一位全加器，要求用与或非门（只提供 2 片 74LS54 和一片 74LS04）实现。要求：做好预习，事先设计好线路，实验连线，并记录相关数据下面是参考设计方案：（1）按要求计算并化简 = 1+ 1+ 1+ 1= 1+ 1+ 1+ 1= + 1+ 1= + 1+ 1= 1= 1= 1故： =+1+ 1这里的 1 为 VCC = + 11+ 11+00此处 0/1 为了配合 74LS54 芯片的输入引脚数量要求（2）设计好实验线路，按事先设计好的线路连线如下是连线图（3）波动 K3K1 开关，记录 L2 和 L 指示灯的状态。输入 输出K1
10、 K2 K3 L1 L20 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1（4）得到结论，完成分析。输入端 K1、K2、K3 只要其中任意一个亮，输出端都是 L1 亮；K1、K2、K3 只要其中任意两个亮，输出端都是 L2 亮；K1、K2、K3 三个都亮时，输出端 L1、L2 同时亮。 五、实验数据处理1、列写实验任务的设计过程，画出设计的电路图。（1）设计 1 （2） 设计 2A、真值表 A、真值表序 输入 输出 输入 输出号 Ai Bi Si Ci K1 K2 K3 L1 L2 K1 K2 K31
11、 0 0 0 0 0 0 0 0 0 0 0 02 0 1 1 0 0 0 1 0 1 0 0 13 1 0 1 0 0 1 0 0 1 0 1 04 1 1 0 1 0 1 1 0 1 0 1 1B、表达式（或卡诺图） B、表达式（或卡诺图）= =1= =+1+1C、电路逻辑图 C、电路逻辑图（3）设计 3 A、真值表 输入 输出K1 K2 K3 L1 L20 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1B、表达式（或卡诺图） =+1+ 1= + 11+ 11+00C、电路逻辑图 2、对所设计的电路进行实验测试，记录测试结果。测试数据及过程（自己做表）（1）设计 1输入 输出序号Ai Bi Si Ci1 0 0 0 02 0 1 1 0
