集成实验VCS实验报告.docx

集成实验VCS实验报告 武汉大学 电工电子实验教学示范中心 集成电路设计实验实验报告 电子信息 学院 电子信息工程 专业 XXXX 年 X 月 XX 日 实验名称 8 位累加器 VCS CLI 仿真验证(实验三) 指导教师 姓名 年级 级 学号 成绩 一、预习部分 1 实验目的（预期成果） 2 实验基本原理（概要） 3 主要仪器设备（实验条件 ， 含必要的元器件、工具） 一、实验目的 掌握集成电路计算机设计工具验证仿真工具 VCS(Verilog Compiled Simulator)的基本操作命令行命令 ， 从集成电路 Verilog 设计到 VCS 验证的基本流程；掌握利用命令行来实现对 Verilog 设计的调试与分析。 二、实验基本原理 1.VCS 是编译型 Verilog 模拟器 ， 它完全支持 OVI 标准的 cVerilog HDL 语言、PLI 和 SDF。VCS 首先会读入 Verilg 的源文件 ， 检查语法及语