1、 EDA 与 VHDL 设计实验报告交通灯控制器院系：信息科学与工程学院班级：信息 0504 班姓名：唐龙学号：0903050414- 2 -一、设计任务要求交通灯控制器：用于十字路口的交通灯控制器。实验要求：1 东西方向各有一组红,黄,绿灯用于指挥交通,红,黄,绿的持续时间分别为 25s,5s,20s。2 当有紧急情况（如消防车）时，两个方向均为红灯亮，计时停止，当特殊情况结束后，控制器恢复原来状态，正常工作。3 组数码管，以倒计时方式显示两个方向允许通行或禁止通行的时间。二、设计思路及总体结构框图设计思路：1硬件：由设计任务要求可知，总体输入电路有：(1)在开始计时之前的等待状态，复位键
2、reset 接低电位，接通电源后，首先要将它接高电位，表示计时开始。(2)当按一下（on_off）键，表示紧急情况发生，两个方向均为红灯亮，计时停止，当再次按下（on_off）键时，控制器恢复原来状态，正常工作。输出电路：（1）由于东西和南北方向都要显示时间，因此需要 4 个数码管，这样在设计中就需要四条输出线 choose4，用来选通指定一个 LED 七段显示数码管。（2）显示器的每一位都采用 LED 七段显示数码管进行显示，每一个 LED 七段显示数码管都要有七条输出线控制，一共使用 4 个七段数码管，故输出电路使用四个七位输出信号：showtime1,showtime2,showtime
3、3,showtime4。（3）东西和南北方向都有交通灯亮的情况，故输出电路中要有两个状态控制信号state1,state2 分别控制东西和南北的灯，每个方向上有 4 个灯（增加了左、右转弯显示控制功能） ，所以 state1,state2 的类型应该是 4 位数组型的。外部电路图如下：clk 4/stasreseton_off 4/7/7/7/7/4/2软件：（1）在 VHDL 设计描述中，采用自顶向下的设计思路，该思路，首先要描述顶层的接口，上面的描述已经规定了交通灯控制的输入输出信号：State1State2Showtime1Showtime2Showtime3Showtime4Choos
4、e4东西方向交通灯南北方向交通灯- 3 -输入信号：复位开关信号 reset；紧急情况控制信号 on_off；外部时钟信号 clk。输出信号：LED 七段显示数码管的选通信号 choose4(3 downto 0);LED 七段显示数码管的输出信号 showtime1(6 downto 0),showntime2(6 downto 0),showtime3(6 downto 0),showtome4(6 downto 0);交通灯状态控制信号 state1(3 downto 0),state2(3 downto 0)。（2）在自顶向下的 VHDL 设计描述中，通常把整个设计的系统划分为几个模块
5、，然后采用结构描述方式对整个系统进行描述。根据实验设计的结构功能，来确定使用哪些模块以及这些模块之间的关系。由于紧急情况控制信号是采用按键的输入方式，其产生时刻和持续时间的长短是随机不定的，且存在因开关簧片反弹引起的电平抖动现象，因此必须在每个开关后面安排一个消抖和同步化电路模块，以保证系统能捕捉到输入脉冲，故需要有防抖动的模块。由于外部时钟信号 clk 的频率为 1MHz，而实际需要的内部计时时钟频率为 1Hz，提供给消抖同步电路的频率为 50Hz（满足按键）和提供给产生选通信号电路的时钟频率为200Hz（满足视觉暂留效应） 。当正常计时开始后，需要进行定时计数操作，由于东西和南北两个方向上
6、的时间显示器是由两个 LED 七段显示数码管组成的，因此需要产生两个 2 位的计时信息：2 个十位信号，2 个个位信号，这个定时计数操作可以由一个定时计数器来完成，又因为交通灯的状态变化是在计时为 0 的情况下才能进行的，因此需要一个计时电路来产生使能信号，因此定时计数的功能就是用来产生 2 个 2 位计时信息和使能信号。另外还需要将时间显示出来，为了节省资源，我采用了循环点亮 LED 七段显示数码管的方法来显示计时输出。通过信号 choose4(3 downto 0)来对 4 个 LED 七段显示数码管进行选择。由于不能使用 7448 自动译码集成电路，故在 LED 七段显示数码管显示时间时
7、，要把计时结果转换为七段码输出到相应的 LED 七段显示数码管上，因此还需要一个转换电路。交通灯状态控制也需要一个电路，当有使能信号及无紧急情况下，交通灯状态不发生变化，有紧急情况时，两个方向上均为红灯亮，紧急情况消除后，回到原来状态，无使能信号时，交通灯状态不变。通过上面的分析，不难得知可以把交通灯控制系统划分为 6 个模块：键输入模块，时钟分频模块，计时模块，选通模块，显示模块，控制模块。各个模块之间的连接关系如下：reset showtimeon_offreset0 on_off0clk1timel,timesclk2 clk0 choose4三、总体结构框图键输入模块计时模块转换模块选
8、通模块时钟分频模块选通模块- 4 -NoyesYesNoNo YesNoYes YesNoNoYesYesNoNoYesYesNoYes四、分块电路设计.（1）键输入模块（keyin）通电复位东西为红，南北为绿，计时开始是否有紧急情况是否消除？计时到 20s东西为黄，南北为绿是否有紧急情况计时到 5s两方向均为红，计时停止东西为红，南北为绿是否有紧急情况计时到 20s东西为红，南北为黄是否有紧急情况计时到 5s- 5 -输入信号：紧急情况 on_off；用来消除抖动的时钟信号 clk1，由时钟分频模块提供。输出信号：去抖后的提示信号 on_off0。（2）时钟分频模块（clk_div）输入信号
9、：外部时钟信号 clk；输出信号：消除抖动的时钟信号 clk1；计时内部时钟信号 clk2；产生选通信号的时钟信号 clk0。（3）计时模块（time）：输入信号：定时计时时钟 clk2，由时钟分频模块提供；去抖动后的提示信号on_off0；复位信号 reset；状态提示信号 state(1 downto 0)；输出信号：东西方向的十位信号 eq1(3 downto 0)；东西方向的个位信号 eq0(3 downto 0)；南北方向的十位信号 sq1(3 downto 0)；南北方向的个位信号 sq0(3 downto 0)；使能信号 timel，times。（4）选通模块（choose）：输
10、入信号：选通时钟信号 clk0，由时钟分频模块提供。输出信号：选通信号 choose4(3 downto 0)。（5）显示模块（display）：输入信号：计时的十位或个位信号；输出信号：控制 LED 七段显示数码管的七位数组型信号。（6）控制模块（keep）：输入信号：复位信号 reset；去抖后的紧急情况提示信号 on_off0；定时计时时钟信号clk2；使能信号 timel，times；输出信号：东西方向交通灯状态控制信号 state1(3 downto 0)；南北方向交通灯状态控制信号 state2(3 downto 0)；交通灯状态提示信号 state(1 downto 0)。五、总
11、体电路图(图形法).六、仿真波形状态变化仿真图：以下显示选通信号的仿真波形- 6 -七、源程序主模块：-traffic module-library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity tracfic isport(reset : in std_logic;-复位信号clk : in std_logic;-外部时钟信号showtime1,showtime2,showtime3,showtime4: out std_logic_ve
12、ctor(6 downto 0);- 控制 LED 七段显示数码管的七位数组型信号choose4 : out std_logic_vector(3 downto 0);-选通信号on_off : in std_logic;-紧急情况控制信号- 7 -state1,state2 : out std_logic_vector(3 downto 0);-交通灯状态控制信号end tracfic;architecture system of tracfic is-元件例化调用component keyin-去抖动模块port(a,b:in std_logic;c :out std_logic);end
13、 component;component time-计时模块port(a,b,k:in std_logic;c:in std_logic_vector(1 downto 0);d,e,f,g:out std_logic_vector(3 downto 0);j,h:out std_logic);end component;component choose -选通模块port(a:in std_logic;b:out std_logic_vector(3 downto 0);end component;component display -显示模块port(a:in std_logic_vect
14、or(3 downto 0);b:out std_logic_vector(6 downto 0);end component;component clk_div-时钟分频模块port(a:in std_logic;b,c,d:out std_logic);end component;component keep-状态控制模块port(a,b,c,g,j:in std_logic;d,e:out std_logic_vector(3 downto 0);f:out std_logic_vector(1 downto 0);end component;signal on_off0:std_log
15、ic; 紧急情况经去抖后的输出信号；signal state:std_logic_vector(1 downto 0); 控制计数器的状态提示信号；signal clk0,clk1,clk2:std_logic; 时钟分频后的输出信号；signal eq0,sq0:std_logic_vector(3 downto 0); 南北和东西计数器的个位输出；signal eq1,sq1:std_logic_vector(3 downto 0); 南北和东西计数器的十位输出；signal timel,times:std_logic; 计数器对控制器的反馈信号；begin 用信号把各个模块连起来；u1:
16、keyin port map(clk1,on_off,on_off0);u3:time port map(clk2,on_off0,reset,state,eq0,eq1,sq0,sq1,timel,times);u4:choose port map(clk0,choose4);u5:display port map(eq0,showtime1);u6:display port map(eq1,showtime2);u7:display port map(sq0,showtime3);u8:display port map(sq1,showtime4);- 8 -u9:keep port ma
17、p(on_off0,timel,times,clk2,reset,state1,state2,state);u10:clk_div port map(clk,clk0,clk1,clk2);end system;去抖模块： -keyin module-library ieee;use ieee.std_logic_1164.all;entity keyin isport(A,B :in std_logic;C :out std_logic);end keyin;architecture keyin_arc of keyin iscomponent kand2port(A,B :in std_l
18、ogic;C :out std_logic);end component;component kdfport(A,B :in std_logic;C,D :out std_logic);end component;component knand2port(A,B :in std_logic;C :out std_logic);end component;signal TMP1,TMP2,TMP3,TMP4,TMP5,TMP6:std_logic;beginu0: knand2 port map(A,TMP1,TMP2);u1: knand2 port map(TMP2,TMP3,TMP1);U
19、2: kdf port map(TMP2,B,TMP4,TMP3);U3: kdf port map(TMP4,B,TMP6,TMP5);u4: kand2 port map(TMP4,TMP5,C);end keyin_arc;library ieee; -two inputs and gate descriptionuse ieee.std_logic_1164.all;entity kand2 isport(A,B :in std_logic;C :out std_logic);end kand2;architecture kand2_arc of kand2 isbeginCbbbb=
20、“1110“;end case;end process;end choose_arc;分频模块:实验中需要三个不同频率的时钟：消抖电路需要 10Hz 的时钟，选通电路需要200Hz 的时钟，计时需要 1Hz 的时钟。外部提供的时钟的频率为 1MHz，故需要经过分频得到，但由于外部时钟的频率和我们所需要的时钟的频率相差太远，一次分频到底又占用太多的资源，所以我采用的是先对外部时钟进行一定的分频，再依次向下分，得到我们需要的时钟，这样可以节省很多资源。library ieee; -clk_div module-use ieee.std_logic_1164.all;entity clk_div i
21、sport(a:in std_logic;-外部时钟信号b:out std_logic;-频率为 200Hz 的时钟信号c:out std_logic;-频率为 10Hz 的时钟信号d:out std_logic);-频率为 1Hz 的时钟信号end clk_div;architecture clk_div_arc of clk_div issignal clk_10k:std_logic;signal clk_200:std_logic;signal clk_10:std_logic;signal clk_1:std_logic;signal m:integer range 0 to 100
22、;signal n:integer range 0 to 50;signal l:integer range 0 to 20;signal g:integer range 0 to 10;beginp1: process(a)-先对外部时钟进行 100 分频，得到频率为 10KHz 的时钟信号beginif(aevent and a=1)thenif m=99 then m=0;else m=m+1;end if;if (m=49) then clk_10k=0;else clk_10k=1;end if;end if;end process;p2:process(clk_10k)-对 10KHz 的时钟信号再进行 50 分频，得到 200Hz 的时钟信号beginif (clk_10kevent and clk_10k=1)then
