精选优质文档-倾情为你奉上卷积码Viterbi译码器的FPGA设计与实现作者：文章来源：点击数： 199更新时间：2006-4-11摘要：主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。 关键词：卷积码；Viterbi算法；FPGA；VB 在通信系统信道编码中，卷积码编码器的输出不仅与此时刻的k个输入有关，还与前m个输入有关，由于其充分利用了各组之间的相关性，与分组码相比，在同样的码率和设备复杂性条件下，卷积码的性能不比分组码差，且实现最佳译码也较分组码容易。 1967年维特比（Viterbi）提出了基于网格图（Trellis）的最大似然译码算法Viterbi（VB）算法。在码的约束度较小时，VB算法具有效率高、速度快、译码器简单等特点，现在已被广泛应用于各种数传系统中。近年来随着集成电路制造技术的迅速发展，可编程逻辑器件（PLD）也得到了很大发展，并以其密度高、速度快、编程
