1、1这是一份 vhdl 的复习题，考试题大多数都来自此处，一、 EDA 名词解释1、 ASIC： 专用集成电路(Application Specific Integrated Circuits)2、 EDA：电子设计自动化(Electronic Design Automation)3、 PROM：可编程只读存储器(Programmable Read Memory)4、 IP：知识产权核（Intellectual Property ）5、 SOC： 片上系统（System On Chip ）6、 VHDL：超高速集成电路硬件描述语言（VHSIC Hardware Description Langu
2、age） 。7、 RTL： 寄存器传输级(Register Transport Level)8、 SOPC：可编程片上系统（System On Programmable Chip）9、 PLD：可编程逻辑器件(Programmable Logic Array)10、 GAL：通用阵列逻辑（Geniric Array Logic）11、 FPGA：现场可编程门阵列(Field Programmable Gate Array )12、 CPLD：复杂可编程逻辑器件(Complex Programmable Logic Device)2二、 简答题1、 简述 VHDL 程序的基本结构。库、程序包、实
3、体、结构体、配置2、 子程序分为那两类，其结构为什么。子程序有两种类型，即过程(PROCEDURE)和函数(FUNCTION)。FUNCTION 函数名（参数表） RETURN 数据类型 -函数首FUNCTION 函数名（参数表） RETURN 数据类型 IS - 函数体说明部分 BEGIN 顺序语句 ;END FUNCTION 函数名;PROCEDURE 过程名(参数表) - 过程首PROCEDURE 过程名(参数表) IS - 过程体说明部分BIGIN 顺序语句;END PROCEDURE 过程名;3、 信号与变量的赋值有何区别？。信号延时赋值，变量立即赋值；信号的代入使用opopopop
4、 0); 清零elsif clkevent and clk = 1 then 边沿检测if load = 1 thencount = data;elsif en = 1 thencount = count + 1;end if;end if;end process;q = count;end behave;4、 补全下列六进制计数器 cnt6 程序 （10 分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY cnt6 ISPORT (reset,en,clk:IN STD_LOGIC;ca
5、rry:OUT STD_LOGIC;q:OUT STD_ULOGIC_VECTOR(2 DOWNTO 0);END cnt6;ARCHITECTURE rtl OF cnt6 ISSIGNAL qs:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL ca:STD_LOGIC;BEGINPROCESS(clk)VARIABLE q6:INTEGER;BEGINIF(clkEVENT AND clk = 1) THENEND IF;qs=CONV_STD_LOGIC_VECTOR(q6,3);q=TO_STDULOGICVECTOR(qs);END PROCESS;PROCESS(ca,en)BEGINcarry=ca AND en;
