systemverilog验证学习笔记.doc

上传人:天*** 文档编号:12178274 上传时间:2022-05-17 格式:DOC 页数:12 大小:59KB
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资源描述

=阻塞串行=非阻塞并行1)时序逻辑 使用非阻塞赋值2)锁存器 使用非阻塞赋值3)用 always 块生成的组合逻辑 用阻塞赋值4)在同一个 always 块中既有时序逻辑又有组合逻辑 - 用非阻塞赋值5)在同一个 always 块中不要既用阻塞赋值又用非阻塞赋值6)不要在一个以上的 always 块中对同一个变量赋值7)用 $strobe 显示用非阻塞赋值指定的变量值8)不要用 0 过程性赋值 Modport 将信号分组并指明方向函数不能消耗时间,不能有 #100(posedge clk)wait 之类的阻塞语 句Interface arb_if(input bit clk);Logic 1:0 a,b;Logic rst;Modport test(output a,rst,Input b,clk);EndinterfaceModule arb arbif);Endmodule数组定位Int tq$,d=9,1,8,3,4,4;Tq=(x) with (ite

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