1、第 1 页（共 11 页）班级 学号 姓名 密 封 线 内 不 得 答 题20102011 学年第一学期期末考试试卷（闭卷）年级 专业 （本）课程名称 EDA 技术基础教师出题时请勿超出边界虚线；2、学 生 答 题 前 将 密 封 线 外 的 内 容 填 写 清 楚 ， 答 题 不 得 超 出 密 封 线 ；3、 答 题 请 用 蓝 、 黑 钢 笔 或 圆 珠 笔 。一、单项选择题（30 分）1以下描述错误的是 C AQuartusII 是 Altera 提供的 FPGA/CPLD 集成开发环境BAltera 是世界上最大的可编程逻辑器件供应商之一CMAX+plusII 是 Altera 前一
2、代 FPGA/CPLD 集成开发环境 QuartusII 的更新换代新产品DQuartusII 完全支持 VHDL、Verilog 的设计流程2以下工具中属于 FPGA/CPLD 开发工具中的专用综合器的是 B AModelSim BLeonardo Spectrum CActive HDL DQuartusII3以下器件中属于 Xilinx 公司生产的是 C AispLSI 系列器件 BMAX 系列器件CXC9500 系列器件 DFLEX 系列器件4以下关于信号和变量的描述中错误的是 B A信号是描述硬件系统的基本数据对象，它的性质类似于连接线B信号的定义范围是结构体、进程 /在整个结构体的
3、任何地方都能使用第 2 页（共 11 页）班级 学号 姓名 密 封 线 内 不 得 答 题C除了没有方向说明以外，信号与实体的端口概念是一致的D在进程中不能将变量列入敏感信号列表中5以下关于状态机的描述中正确的是 B AMoore 型状态机其输出是当前状态和所有输入的函数/Mealy 型状态机其输出信号是当前状态和当前输入的函数B与 Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期CMealy 型状态机其输出是当前状态的函数D以上都不对6下列标识符中， B 是不合法的标识符。APP0 BEND CNot_Ack Dsig7大规模可编程器件主要有 FPGA、CPLD 两类，下
4、列对 CPLD 结构与工作原理的描述中，正确的是 C 。A/FPGA 即是现场可编程逻辑器件的英文简称 CPLD 复杂可编程逻辑器件BCPLD 是基于查找表结构的可编程逻辑器件C早期的 CPLD 是从 GAL 的结构扩展而来D在 Altera 公司生产的器件中，FLEX10K 系列属 CPLD 结构8综合是 EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的。A综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件第 3 页（共 11 页）班级 学号 姓名 密 封 线 内 不 得 答
5、 题C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）9嵌套使用 IF 语句，其综合结果可实现 A 。A带优先级且条件相与的逻辑电路 B条件相或的逻辑电路C三态控制电路 D双向控制电路10在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D 。Aif clkevent and clk = 1 then Bif falling_edge(clk) then Cif clkevent and clk = 0 then Dif clkstable and
6、not clk = 1 then11下列那个流程是正确的基于 EDA 软件的 FPGA / CPLD 设计流程 B A原理图/HDL 文本输入适配综合功能仿真编程下载硬件测试B原理图/HDL 文本输入功能仿真综合适配编程下载硬件测试C原理图/HDL 文本输入功能仿真综合编程下载适配硬件测试；D原理图/HDL 文本输入功能仿真适配编程下载综合硬件测试12在 VHDL 语言中，下列对进程（PROCESS ）语句的语句结构及语法规则的描述中，正确的是 A 。APROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动B敏感信号参数表中，应列出进程中使用的所有输入信号
7、第 4 页（共 11 页）班级 学号 姓名 密 封 线 内 不 得 答 题C进程由说明部分、结构体部分、和敏感信号参数表三部分组成D当前进程中声明的变量也可用于其他进程13下列语句中，不属于并行语句的是 B A进程语句 BCASE 语句 顺序语句C元件例化语句 DWHENELSE语句14VHDL 语言共支持四种常用库，其中哪种库是用户的 VHDL 设计现行工作库D AIEEE 库 BVITAL 库 CSTD 库 DWORK 库15VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 设计实体内部结构和外部设计实体端口的逻辑关系A器件外部特性 B器件
8、的综合约束C器件外部特性与内部功能 D器件的内部功能二、EDA 名词解释，写出下列缩写的中文含义（10 分）1CPLD：复杂可编程逻辑器件2ASIC：专用集成电路3LUT：查找表4EDA：电子设计自动化5ROM：只读存储器第 5 页（共 11 页）班级 学号 姓名 密 封 线 内 不 得 答 题三、程序填空题（20 分）以下是一个模为 24（023）的 8421BCD 码加法计数器 VHDL 描述，请补充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tb IS PORT ( CLK : IN STD_LOGIC ;SHI, GE : OUT
9、 INTEGER RANGE 0 TO 9 ) ; END ; ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9;BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 then IF GE1 = 9 THENGE1 0); 18 END IF;第 7 页（共 11 页）班级 学号 姓名 密 封 线 内 不 得 答 题19 END IF; 20 END PROCESS ;21 Q IF in1=1THEN next_state IF in1=0THEN next_state IF in1=1THEN next_state=S3;ELSE next_state=s2; END IF;
