精选优质文档-倾情为你奉上基于Verilog 的任意模长可加减计数器设计一、 设计要求计数器是一种在时钟的触发下，完成计数功能的时序逻辑电路，输出结果由输入时钟和计数器上一状态的计数共同决定。本设计要求实现的计数器，具有以下功能：（1） 要求实现计数器工作状态的控制；（2） 要求实现计数器的异步清零功能；（3） 要求实现计数器递增和递减的功能；（4） 要求实现计数器的计数范围（模长）任意改变；二、 设计思路计数器工作状态的控制，可以设计一个使能端，在外部时钟的触发下，只有当使能端信号有效（高电平），才启动计数器的计数功能（递增或递减），否则计数器输出结果不变。计数器的异步清零功能，可以设计一个外部输入的清零端，在外部输入信号有效（低电平）的情况下，直接清零计数器，不用等待下一个外部时钟的触发，即计数器的清零是异步的。计数器计数方向的控制，设计一个加减可控的信号端口，在时钟的触发、异步清零无效以及计数器使能端有效的情况下，该输入端为高电平则计数器完成递增功能，低电平则完成递减功能。实现计数器的任意模长，即进入下一个计数周期，其计
