1、- I - 课 程 设 计 课 题 数字式竞赛抢答器 学 院 电气与信息工程学院 - II - 摘 要 当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。而现在的抢答器有着数字化，智能化的方向发展，这就必然提高了抢答器的成本。鉴于现在小 规模的知识竞赛越来越多，操作简单，经济实用的小型抢答器必将大有市场。 本课程设计设计的八路数字式抢答器 由 抢答鉴别模块、抢答计时模块、计分模块、译码显示模块组成。基于 FPGA，经过程序设计、调试、仿真、下载和软硬件联合调试等工作，实现了抢答功能。 本方案具有的优点是：随着 EDA 技术的高速发展，电子系统的设
2、计技术和工具发生了深刻的变化，大规模可编程逻辑器件 CPLDFPGA 的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅修改方便、开发周期短、仿真方便、可靠性高，而且具有完全的知识产权。不足之处是：成 本比基于基本 IC 器件开发的多路智力抢答器高，要有较高的软件开发平台，并要求初学者能熟练掌握开发平台的使用。 一、我的设计实现的功能： 基本功能： 1. 八路智力抢答器，同时供 8 个选手参赛，编号分别为 1 到 8。每位选手用一个答题按钮和 LED 灯，选手按下时其灯亮。 2. 给主持人一个控制开关，实现系统的清零和抢答的开始。 3. 具有数据锁存和显示功能。抢答开始后，如果有选手按
3、下了抢答按钮，其编号立即锁存并显示在 LCD液晶显示屏上。此外，禁止其他选手再次抢答。选手的编号一直保存直到主持人清除。 扩展功能： 1. 具有提 前抢答的鉴别功能，在主持人抢答使能键没按下之前的抢答会被判无效并且蜂鸣器响。 2. 具有定时抢答功能，可由主持人设定抢答时间。当抢答开始后。定时其开始倒计时，并显示在 LCD 上。 3. 具有计分功能，初始每位选手 100 分，以后按选手答题情况可以加分和减分，并将每位选手的得分在 LCD 上显示。 二、设计原理框图： 八路智能抢答器系统可分为三个大的功能模块，抢答鉴别模块，计时模块和译码显示模块。 它们之间的控制关系如图 1 所示： 抢答按钮 主
4、持人按钮 控制电路 第一信号鉴别 组别显示 定时 计时电路 时间显示 计分电路 时间设定 分数显示 图 1 抢答器基本原理 当主持人设置答题时间后，启动开始抢答按键时，抢答鉴别模块进入工作状态，选手可以进行抢答，有选手抢答，则抢答鉴别模块锁存该选手的号码，其他选手抢答无效，同时，译码显示选手编号，当定时器时间减少到 0 秒时，表示抢答时间到，选手抢答无效。抢答选手的号码和抢答时间的倒计时分别通过译码电路显示在数码管上。若有选手选中，则选中后开始答题，剩余答题时间译码显示，规定时间内答完题，主持 人按键决定是否加分或减分。 三系统实现 3.1 基于硬件电路实现 3.1.1 抢答器组成具体框图 按
5、照框图，根据功能指标的要求，可以确定各个电路的组成： 1 抢答电路由优先编码电路 74LS148，锁存器 74LS279 组成。 2 定时电路由秒脉冲产生电路 NE555，同步计数器 74LS192 组成。 3 报警电路由脉冲产生电路 NE555，扬声器组成。 4 控制电路用 单稳态触发 器 74LS121 和一些门电路实现。 抢答器具体框 图如下图 2 所示： 抢答按钮 优先编码电路74LS148 主持人控制开关 时序控制电路 抢答按钮 报警电路 NE555 秒脉冲产生电路NE555 同步计数器74LS192 显示电路（七段显示器） 译码电路74LS48抢答按钮 单稳态触发器74LS121
6、二进制/BCD 编码转化电路 锁存器74LS279 译码电路74LS48显示电路（七段显示器） 图 2.2 抢答器框图组成 图 2 抢答器具体框图 3.1.2原理简述 定时抢答器的总体框图如上图所示，它由主体电路和扩展电路两部分组成。 主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成定时抢答的功能。 定时抢答器的工作过程是：接通电源时，节目主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯，定时器倒计时。当定时时间到，却没有选手抢答时，系统报警，并封锁 输入电路，禁止选手超时后抢答。 当选手在定
7、时时间内按动抢答键时，抢答器要完成以下四项工作： 优先缎电路立即分辨出抢答者的编号，并由锁存器进行锁存，然后由译码显示电路显示编号；扬声器发出短暂声响，提醒节目主持人注意；控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；控制电路要使定时器停止工作，时间显示器上显示剩余的抢答时间，并保持到主持人将系统清零为止。当选手将问题回答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。 3.1.3 元器件介绍 优先编码器 74LS148 编码器在同一时刻内只允许对一个信号进行编码，否则输出的代码会发生混乱。 优先编码器既在同一时间内，当有多个输入信号请求编码时，只对优先级
8、别高的信号进行编码的逻辑电路，称为优先编码器。常用的集成优先编码器有 74LS148（ 8线 3线）和 74LS147（ 10线 4线）两种制式。 优先编码器是较常用的编码器，下面以 74LS148 为例，介绍它的逻辑功能。此芯片为 8线 3线优先编码器。图 3.1(a)是其功能简图，图3.1(b)是管脚引线图，表 3.1是其真值表。 图 3 74SL148 芯片 74LS148 的输入端和输出端低电平有 效。图 1-1（ a）是其功能简图，图中电源和地未画， 0I 7I 是输入信号， 2Y 0Y 为三位二进制编码输出信号， SI 1 时，编码器禁止编码，当 SI 0 时，允许编码。 SY 是
9、技能输出端，只有在 SI 0，而 0I 7I 均无编码输入信号时为 0。 EXY 为优先编码输出端，在 SI 0 而 0I 7I 的其中之一有信号时， EXY 0。 0I 7I 各输入端的优先顺序为： 7I 级别最高， 0I 级别最低。如果 7I 0（有信号），则其它输入端即使有输入信号，均不起作用，此时输出只按 7I 编码，2Y 1Y 0Y 000。优先编码被广泛用于计算机控制系统中，当有多个外设申请中断时，优先编码器总是给优先级别高 的设备先编码。 译码器及应用 译码与编码是相反的过程，是将二进制代码表示的特定含义翻译出来的过程。能实现译码功能的组合逻辑电路称为译码器。 集成译码器可分为三
10、种，即：二进制译码器、二十进制译码器和显示译码器。 二进制译码器 :将输入的二进制代码的各种状态按特定含义翻译成对应输出信号的电路。也称为变量译码器。若输入端有 n 位，代码组合就有 2 的 n 次方个，当然可译出 2 的 n 次方个输出信号。 显示译码器 :由译码输出和显示器配合使用，最常用的是 BCD 七段表 1 74SL148 功能表 译码器。其输出是驱动七段字形的七个信号，常见产品型号有 74LS48、74LS47 等。 目前用于电子电路系统中的显示器件主要有发光二极管组成的各种显示器件和液晶显示器件，这二种显示器件都有笔划段和点阵型两大类。笔划段型的由一些特定的笔划段组成，以显示一些
11、特定的字型和符号；点阵型的由许多成行成列的发光元素点组成，由不同行和列上的发光点组成一定的字型、符号和图形。它们的示意图见图 3.2。 LED 显示器件 LED 显示器件如图 4 所示： LED 是 LIGHT EMITTING DIODE 的缩写，直译为光发射二极管，中文名为发光二极管。由于作为单个发光元素 LED 发光器件的尺寸不能做的太 小，对于小尺寸的 LED 显示器件，一般是笔划段型的，广泛用于显示仪表之中；大型尺寸的一般是点 阵型器件，往往用于大型的和特大型的显示屏中。 LED 显示器件有共阴极和共阳极两类。 LED 发光二极管由砷化镓、磷砷化镓等半导体材料制成。 LED 显示器件
12、的供电电压仅几伏，可以和 TTL 集成电路匹配，单个发光二极管的电流从零点几毫安到几个毫安。它是一种主动发光器件，周围光线越暗，发光显得越明亮，有红、绿、黄、橙、蓝等几种颜色。 字符显示器：分段式显示是将字符由分布在同一平面上的若干段发图 4 LED 显示器件 光笔划组成。电子计算器，数字万用表等显 示器都是显示分段式数字。而 LED 数码显示器是最常见的。通常有红、绿、黄等颜色。 LED 的死区电压较高，工作电压大约 1.53V，驱动电流为几十毫安。图 1-2 是七段LED 数码管的引线图和显示数字情况。 74LS47 译码驱动器输出是低电平有效，所以配接的数码管须采用共阳极接法；而 74L
13、S48 译码驱动器输出是高电平有效，所以，配接的数码管须采用共阴极接法。数码管常用型号有 BS201、 BS202 等。 BCD 显示译码驱动器 上面提到， 74LS48 是输出高电平有效的中规模集成 BCD 七段显示译码驱动器，它的功能简图和管脚引 线图如图 3.2.2 所示。 计数器 十进制计数器品种很多，有十进制加法计数器、十进制减法计数器和十进可逆计数器，下面仅以 74LS192 同步十进制可逆计数器为例。介绍它的功能特点。 74LS192 是属 8421BCD 码，它的功能真值表如表 3.3 所示。 1 CR是异步清零端，且高电平有效。 2 LD 是并行置数端，低电平有效，且在 0C
14、R 有效。 3 UCP 和 DCP 是两个时钟脉冲，当 1DCP ，时钟脉冲由 UCP 端接入。并且 1,0 LDCR 时， 74LS192 处于加法 计数状态；当 1UCP 脉冲从 DCP 端输入，且 1,0 LDCR 时， 74LS192 处于减法计数状态； 1 UD CPCP 时，计数器处于保持状态。 a bc de f g 74LS48 A3 A2 A1 A0 BRILTBRBYI 图 5 BCD 七段显示译码驱动器 4 CO是进位端， BO是借位端。 计数器选用汇总规模集成电路 74LS192进行设计较为简便， 74LS192是十进制可编程同步加锁计数器，它采用 8421 码二 -十
15、进制编码，并具有直接清零、置数、加锁计数功能。 图 2-3 是 74LS192 外引脚及时序波形图。图中 UCP 、 DCP 分别是加计数、减计数的时钟脉冲输入端（上升沿有效）。 LD 是异步并行置数控制端（低电平有效）， CO 、 BO 分别是进位、借位输出端（低电平有效）， CR 是异步清零端， D3-D0 是并行数据输入殿， Q3-Q0 是输出端。 74192 的功能表见下表 2-1 所示。其工作原理是：当 LD =1， CR=0时，若时钟脉冲加到 UCP 端，且 DCP =1。 74SL192 外引脚及时序波形图如图 6 所示： 则计数器在预置数的基础上完成加计数功能，当加计数到 9
16、时， CO 端发出进位下跳变脉冲；若时钟脉冲加到 DCP 端，且 UCP =1，则计数器在预置数的基础上完成减计数功能，当减计数到 0 时， BO 端发出借位下跳变脉冲。由 74LS192 构成的三十进制递减计数器，其预置数为 N=（ 00110000） = (30)10。它的计数原理是 : 只有当低位 1BO 端发出借位脉冲时 , 高位计数器才作减计数。当高、低位计数器处于全零 , 且 DCP 为 0 时 , 置数端 2LD =0, 计数器完成并行置数 , 在 DCP 端的输入时钟脉冲作用下 , 计数器再次进入下一循环减计数。 表 2 真值表 图 6 74LS192 外引脚及时序波形图 74LS192 是同步十进制可逆计数器，其逻辑符号和引脚排列如图 7（ a）、(b)所示。 74LS192 具有下述功能： Q3 Q2 Q1 Q0 74LS192 D3 D2 D1 D0 CR CPU CPD LD （ a） （ b） 74LS192 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VCC D0 CR BO CO LD D2 D3 D1 Q1 Q0 CPD CPU Q2 Q3 GND
