1、高速高精度 流水线模数转换器 低功耗前端设计 培 养 单 位 ： 微电子与纳电子学系 工 程 领 域 ： 集成电路工程 申 请 人 ： 指 导 教 师 ： 年 月 高性能低功耗流水线模数转换器的研究 摘要 I 摘 要 作为 信号处理 电路，模数转换器在模拟世界与数字世界之间扮演着十分重要的角色 ，是连接两个世界的桥梁。随着通信、图像处理及雷达等产业的飞速发展，高性能的处理器对模数转换器提出了更高的要求。同时，单个芯片中能够集成越来越多的功能模块，这 意味着功耗也成为数据转换器的一大挑战。因此，高 性能和低功耗的模数转换器成为当今学术和工业界研究的热点。 流水线结构仍然是高速高精度模数转换器的首
2、选结构，在流水线结构中，由采样保持和第一级级电路组成的模拟前端对整体精度和功耗有决定性作用，是最关键最核心的电路模块。 本文针对前端电路 的设计 技术展开研究：首先， 介绍 了学术及工业界高性能模数转换器的研究现状及重要技术。并且 总结 了 流水线型模数转换器在电路设计过程中存在的各类非理想因素。针对这 些非理想因素，对已有的解决方案和关键技术进行了研究和总结。 在此基础上， 基于 TSMC 180nm工艺， 设计了一款 分辨率为 14bit，采样率为 250MHz的高性能流水线模数转换器， 重点 在前端电路中进行电路优化和创新，包括：（ 1） 提出一种新的前端电路时序方案 。配合动态比较器，
3、在不增加时钟脉冲的前提下，能够有效减小因信号通路失配造成的孔径误差。由于，电路采用动态比较器结构，因此功耗大大降低。（ 2）根据电路失调、功耗和噪声等因素，优化前端电路分辨率。（ 3）根据不同工艺角特点，设计增益可调运算放大器，使其在不同条件下保持较好线性度。（ 4）设计阈值电压可调电路，通过阈值补偿消除比较器失调电压。最后 ，完成整体电路的设计和版图。本芯片采用 1.8V 供电，整体数据转换器面积约为 2mm 3mm，核心级电路面积为 2mm 0.7mm。对电路提取寄生电容仿真，在输入信号为 30MHz 时，有效分辨为12.29bit， SFDR 为 90.08dB， SNDR 为 75.7
4、6dB。在输入信号为 118MHz 时，有效分辨为 12.07bit， SFDR 为 84.77dB， SNDR 为 74.44dB。仿真结果表明，电路能够达到设计要求。 本文另一个内容是对 10bit 120MS/s流水线模数转换器和 14bit 250MS/s流水线模数转换器两款芯 片进行测试。其中，第一款芯片 由于采样速率较低， 采用逻辑分析仪测试 。 在输入信号为 4.9MHz时，有效分辨率可以达到 8.9bit， SFDR 为 74dB，SNDR 为 55.34dB。此 款电路 设计与 AD9218 兼容，并且在相同条件下测试性能优于 AD9218，具有一定商用价值。第二款芯片由于采
5、样速率较高，因此采用摘要 II LVDS+FPGA 采集数据进行测试 。输入信号为 15.5MHz 时，不进行校准情况下，SNDR 为 67.75dB， SFDR 为 82.43dB。芯片采用前台校准后， SNDR 可以提升到68.54dB， SFDR 高达 95.11dB。 关键词： 高性能； 低功耗 ； 无采样保持放大器 ；孔径误差 ；测试方法Abstract III Abstract As a signal processing circuit, data converter is an important role between analog and digital world, w
6、hich is the bridge connecting to worlds. With the rapid development of communication, image processing, and radar, high performance processors requires higher performance data converter. Meanwhile, a single chip can be integrated more functional modules, which means that the power consumption of the
7、 data converter has become a major challenge. Thus, high performa nce and low power data converters become the hotspot of academic and industrial research. Pipelined architecture is the first choice of high speed and high resolution data converter. In the pipelined ADC, SHA and the first stage is th
8、e key of whole system. And it deciedes the chips resolution and consumption. This paper dedicates the related technologies study for the front stage of high-speed high-resolution pipeline data converter. Firstly, the status of academic and industrial research for high performance data converter is i
9、ntroduced. To deal with these non-ideal effects, exiting solutions and key technologies are studied and summarized. On this basis, this paper based on TSMC 180nm technology designed a 14 bit resolution, 250MHz sampling rate high performance pipeline data converter. And the circuit optimization and i
10、nnovation for the front stage includes: (1) A new front stage timing scheme. The aperture error caused by the signal path can be effectively reduced, with dynamic comparator, without increasing the clock pulse. Since the dynamic comparator is used, the power consumption is greatly reduced. (2) Accor
11、ding to the circuit offset, power consumption and noise, etc., the front stage is optimized for the resolution. (3) Design the adjustable gain OPAMP, depending on the characteristics of the process corners, to maintain good linearity under different conditions. (4) Design adjustable threshold voltag
12、e circuit, eliminating the comparator offset by threshold voltage compensation. Finally, the whole chip circuit design and layout is completed. This chip is supplied by 1.8V. The overall data converter area is approximate 2mm 3mm, and the core area is 2mm 0.7mm. At 30MHz input signal, with extractin
13、g the parasitic capacitance, simulation result shows that 12.29 bit effective resolution, 90.08dB SFDR, 75.76dB SNDR. At 1 18MHz input signal, 12.07 bit effective resolution, 84.77dB SFDR, and 74.44dB SNDR. Simulation results show that the circuit can meet the design requirements . Abstract IV Anoth
14、er aspect of this paper is the measure results of the 10bit 120MS/s pipeline data converter (first chip) and the 14bit 250MS/s data converter (second chip). Since the sampling rate of the first chip is lower, logic analyzer is used to measure. When the input signal is at 4.9MHz, the resolution can r
15、each 8.9bits, SFDR of 74dB, SNDR of 55.34dB. The design of the first chip is compatible with AD9218, and the performance is better than AD9218, such that it has commercial value. The sampling rate of the second chip is higher, and LVDS+FPGA is used to measure this chip. When the input signal is at 1
16、5.5MHz, without calibration, the SNDR can reach 67.75dB and SFDR of 82.43. After calibration, the SNDR can reach 68.54dB and SFDR of 95.11dB for the second chip. Key words: high-performance; low-power; SHA-less; aperture error; measurement method 目录 V 目 录 第 1 章 引言 1 1.1 课题背景及意义 1 1.2 模数转换器研究现状及应用 2
17、1.2.1 模数转换器研究现状及应用 2 1.2.2 流水线模数转换器研究现状及典型应用 5 1.3 本研究主要贡献及文章组织架构 6 1.3.1 主要贡献 6 1.3.2 组织架构 7 第 2 章 流水线型模数转换器基础 8 2.1 性能指标 8 2.1.1 静态指标 8 2.1.2 动态指标 9 2.2 流水线型模数转换器工作原理及基本结构 11 2.3 非理想特性 12 2.3.1 时钟抖动 12 2.3.2 运放非理想误差 13 2.3.3 比较器失调误差 14 2.3.4 余差增益误差 15 第 3 章 高性能流 水线模数转换器前端关键技术研究 17 3.1 前端电路系统架构 17
18、3.1.1 无采样保持电路结构 17 3.1.2 第 一级电路分辨率选择 18 3.2 前端电路时序 22 3.3 相关单元电路 28 第 4 章 高速高精度流水线模数转换器的设计 及实现 32 4.1 系统设计 32 4.1.1 模数转换器设计指标 32 4.1.2 芯片整体结构设计 33 4.2 电路级设计 34 4.2.1 噪声分析 34 4.2.2 增益可调运放设计 37 4.2.3 动态比较器 42 4.2.4 配合校准技术的模拟电路改进 44 目录 VI 第 5 章 整体电路仿真及版图设计 46 5.1 运放仿真结果 46 5.3 系统前仿真结果 48 5.4 版图设计及优化 49
19、 5.4.1 版图设计 49 5.4.2 版图优化 51 5.5 电路后仿真结果 52 第 6 章 流水线模数转换器的测试及分析 54 6.1 高速流水线模数转换器测试方法 54 6.2 10bit 120MS/s 流水线模数转换器测试 54 6.2.1 芯片测试方案 54 6.2.2 测试结果 55 6.3 14bit 250MS/s 流水线模数转换器测试 58 6.3.1 芯片测试方案 58 6.3.2 测试结果 59 第 7 章 总结及展望 61 7.1 论文总结 61 7.2 工作展望 62 参考文献 63 致 谢 66 声 明 67 个人简历、在学期间发表的学术论文与研究成果 68
20、第 1 章 引言 1 第 1 章 引言 1.1 课题背景及意义 随着集成电路技术的迅速发展，从 1950 年初期数字固态电子的到来，数字处理能力开始了突飞猛进的进步。摩尔定律（ Moores law）预测晶体管的数量会以每两年增加一倍的速度在增长。 而 近年来， 从 技术角度上来看，随着工艺水平不断进步，当最小尺寸达到纳米数量级，材料的物理、化学性能将发生质的变化，使现行工艺的半导体器件不能正常工作，摩尔定律也即将走向尽头。 这更进一步推进了数字集成电路的发展，并且由于其 能够忍受较大的噪声、具有良好的可编程性、容易自动综合以及高的集成度和越来越便宜的主要趋势， 使 现今的集成系统中，大部分信
21、号处理、存储和传输集中在数字模块中。 虽然如此，自然界的信号和人类的感知，如图像、压力、温度等都是以模拟信号为主。 因此，人们需要模数转换器将自然界的 连续变化的 信号转换为 对应的 数字信号 ，输送给后续数字集成莫款进行处理 。伯克利大学教授 Paul R.Gray 提出了 硅概念蛋 ，如 图 1.1 所示 1。在自然界信号 ，如声音、图像、温度等 和数字处理 及存储模块 之间隔着一层薄薄的蛋壳，而这层蛋壳所代表的就是模数转换器。 图 1.1 硅概念蛋图 模数转换器的典型系统产品主要分为三大类：消费产品、通信产品和图像产品。其中，消费产品包含各类音频、视频以及光存储产品，即人们熟知的音频播放
22、器（ MP3/5， Ipod）、 FPD TV、蓝光产品、 DVD 等。高性能的模数转换器常常被用于各类通信、雷达系统以及医疗等领域，例如蜂窝基站、图像扫描仪器等。 图 1.2 为千兆以太网 （ Gigabit Ethernet） 的系统架构图，模数转换器位于模拟滤波器之后，第 1 章 引言 2 为数字处理模块提供量化后的信号。 图 1.2 千兆以太网系统结构图 不同的应用中，对模数转换器的性能要求也不尽相同。设计者需要根据用户需求在模数转换器精度、速度和功耗之间做合理的折衷。 面对高集成度高性能的 SOC系统，高性能数据转换器的研究是非常有意义的。 1.2 模数转换器研究现状 及应用 1.2
23、.1 模数转换器研究现状 及应用 随着越来越先进的工艺技术，模数转换器的性能也不断提升，其发展的主要趋势为速度越来越快、精度越来越高以及功耗越来越低。模数转换器的几种常见构架主要包括：专门处理高速信号的闪烁（ FLASH）模数转换器、高分辨率的过采样（ SIGMA-DELTA）模数转换器以及逐次逼近型（ Successive approximation,简称SAR）模数转换器和流水线型（ PIPELINE）模数转换器。美国斯坦福大学教授 Boris Murmann 在 ISSCC 2013 Trend 发表了其总结的由 1997 年到 2012 年 ISSCC 中模数转换器的研究情况 2。 图
24、 1.3 为数据转换器的信噪失真比（ SNDR）与输入信号带宽的关系。图中显示模数转换器处理的信号频率可以从 100KHz到 1GHz，这意味着其处理信号的速度最高可达到 2GHz 甚至更高，信噪失真比最高也达到了 90dB以上。从点阵的密度我们可以发现，模数转换器正不断向高速和高精度的方向挑战。 FLASH 模数转换器所能处理的输入信号带宽最高，但其分辨率相对较低。而SIGMA-DELTA 模数转换器可以则能够达到更高的分辨率，但其输入信号带宽一般都比较底。而 PIPELINE 和 SAR 结构则介于前面两种转换器之间，能够 同时 达到较高的速度和精度，因而也成为近几年研究的热点。 现今的 FLASH 模数转换器中，最具有代表性的是由博通公司在 2013 年 ISSCC
