DC综合以及后仿问题总结日期：2013.08.241关于DC综合出现的一些warning以及解决方法:1)Warning:Warning:/home/lx/zdx_all._soc/all_code/data_path.v:110:/home/lx/zdx_all_soc/all_code/data_path.v:116:signedtounsignedconversionoccurs,signedtounsignedassignmentoccurs.(VER-318)(VER-318)当出现这种unsigntosignedwarning出现的时候一般是代码中出现了一下两种不规范的写法：第一种：例如：wiredata_Aassigndata_A=（判断条件）？1：0；即：定义一个wire类型的信号data_A，然后通过一个判断条件的真假来个data_A进行赋1或者0,那么这样的写法就会造成上面例句的warning，这是因为在verilog中直接写1或者0,那么verilog就会把1或者0默认为整型变量，而整型变量默认的是有符号数，而我
