Verilog-HDL语言-四位数字频率计-课程设计Verilog-HDL语言-四位数字频率计-课程设计课程设计说明书1、设计目的和要求1、设计一个4位十进制数字频率计。2、测量范围19999Hz，采用4位数码管显示，有溢出指示。3、量程有1KHz，1MHz两档，用LED灯指示。4、读数大于9999时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。5、读数小时，频率计处于前量程状态，下次测量，量程自动减小一档。6、采用记忆显示方式，在计数与显示电路中间加以锁存电路，每次计数结束，将计数结果送锁存器锁存，并保持到下一个计数结束。2、设计原理1、基本原理频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求sysclk能产生一个1s脉宽的周期信号，并对频率计的每一个计数器cntp的使能端进行同步控制。当clK_cnt高电平时允许计数，并保持其所计的数。在停止计数期间,首先需要一个锁存信号将计数器在前1s的计数值锁存进锁存器reg中，并由外部的7段译码器译出并稳定显示。原理图如图1-1图1-12、模
