如何从零开始构建一个可用的UVM验证平台前面大体说明了uvm的结构，类型关系以及启动过randintunsigneddelay=0;程。现在最关心的大概也就是uvm是如何把一串激励发送给被测对象的了。对于传统的基于verilog的验证平台，基本套路就是各种module中的task相互调用，最终把激励施加到顶层模块例化的被测对象中，但是具体步骤各个团队又有挺大差异。基于UVM的平台，本质其实也是这样，但是它把各种调用关系进行了更严格的限定，所以所有使用uvm的团队，实现的验证平台都更加相似。下面以之前的apb/spi接口为例具体讲解一下。这里把之前的图再贴过来一下。之前已经说过有关认为是验证平台的硬体，除此之外，还有一些在这之间流动的软体需要近一步说明一下sequencer,driver,monitor,env等的大体功能，这些可以被。uvm_sequence_item就是这种软体最基本的构造单元。比如可以定义apb端的sequence_item,其中包括读写信息，数据地址这些成员。classapb_tran
