基于FPGA的多路数据采集系统设计.doc

1、 - 1 - 草鱼 基 于 FPGA 的 多路数据采集系统的设计 草鱼 设计题目 草鱼 基于 FPGA 的 多路数据采集系统的设计 草鱼 草鱼 设计要求 草鱼 介绍了一种基于 FPGA 的 多路数据采集系统的设计方案 ， 鲤鱼 描述了系统的主要组成及FPGA 的实现方法 ， 鲤鱼 并用 VHDL 语言设计的状态机在 Quanus发软件中进行 真 。 草鱼 该系统在通用数据采集系统的基础上 ， 鲤鱼 增加数据编码模块 ， 鲤鱼 将多路数据组合为一路进行存储 ； pork采用批处理数据方式 ， 鲤鱼 减少数据编码次 数 ， 鲤鱼 加快数据处理速度 。 草鱼草鱼 草鱼 设计作用 及目的 草鱼 针 对

2、基于 FPGA的数据采 集系统设计的要求 ， 鲤鱼 先对 EDA技术和 VHDL 语言进行学习 ， 鲤鱼 然后研究数据采集中的关键问题 ， 鲤鱼 并且实现用 FPGA控制数据采集系统地设计 。 草鱼草鱼 草鱼 设计所用设备及软件 草鱼 嵌入式处理器 、 porkFPGA 软件 、 pork有 Quanus仿真软件的计算机 草鱼 草鱼 五 、 pork系统设计 草鱼 5.1 系统总体设计及原理 草鱼 系统 的 总体结构如图 5-1 所示 。 草鱼 在符合奈奎斯特采样定理的条件下 ， 鲤鱼 外界的模拟信号频率要小于采样模块采样频率的 1/2。 草鱼 如果还有高频分量的话 ， 鲤鱼 可以让外界的模拟

3、信号经过一个低通滤波器 滤除高频分量后输入到 A/D转换芯片 TLC5510 中 1。 草鱼经过 A/D转换器后不仅时间离散化了 ， 鲤鱼 而且幅度也离散化 ， 鲤鱼 即 x(n)。 草鱼 由 FPGA中的采样控制器控制 TLC5510 的采样 ， 鲤鱼 将采集到的信号锁存在 FPGA的内部存储器RAM 中 ， 鲤鱼 然后控制 RAM 中的数据输出到 D/A转换器 ， 鲤鱼 D/A转换器每隔一个时钟取出一次 y(n)， 鲤鱼 随之在 D/A转换器的保持电路中将数字信号转换为模拟信号 ， 鲤鱼 这些信号在时间点上的幅度应等于序列 y(n)中相应数码所代表的数值大小 。 草鱼 若最后输出 的信号具

4、有不符合条件的高频分 量 ， 鲤鱼 则还要通过一个模拟滤波器 ， 鲤鱼 滤除不需要的高频分量 ， 鲤鱼 平滑成所需的模拟输出信号 y(t)， 鲤鱼 以完成信号的采集 。 草鱼 根据 FPGA在系统中的功能 ， 鲤鱼 可将其模块分为 A/D采样控制模块 、 por k数据存储模块和 D/A控制- 2 - 模块 1。 草鱼草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 图 5-1 草鱼 草鱼 数据采集系统结构图 草鱼 5.2 草鱼 草鱼 A/D 转换模块 草鱼 草鱼 在系统的 A/D转换中使用的芯片是 TLC5510 草鱼 TLC5510 芯片图如图 5-2 所

5、示 ： por k草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 图 5-2 草鱼 TLC5510 芯片引脚图 草鱼 TLC5510 草鱼 高速模数转换芯片 ， 鲤鱼 用于视频处理 ， 鲤鱼 高速数据转换等领域 ， 鲤鱼 采用 CMOS工艺制造 ， 鲤鱼 精度为 8 位 ， 鲤鱼 转换速率 20Msps， 鲤鱼 每秒采样 20M 次 ， 鲤鱼 采用半闪速结构 ， 鲤鱼内建采样保持电路 。 草鱼 TLC5510 为 24 引脚 、 por kPSOP 表贴封装形式 （ NS） 。 草鱼 其引脚排列如图 5-2。 草鱼草鱼 AGND： por k模拟地信号 ； por k草鱼 ANALOG 草鱼 IN： po

6、r k模拟信号 输入端 ； por k草鱼 CLK： por k时钟输入端 ， 鲤鱼 作为数据采集的主控时钟 ； por k草鱼 DGND： por k数字信号地 ； por k草鱼 控制信号 控制信号 A/D转换器 FPGA 内部 FIFO D/A转换器 模拟信号输入 x(t) 信号恢复 y(t) 模拟信号输出 y(t) 数字信号 x(n) 数字信号 y(n) - 3 - D1 D8:数据输出端口 。 草鱼 D1 为数据最低位 ， 鲤鱼 D8 位最高位 ； por k草鱼 OE： por k输出使能端 。 草鱼 当 OE位低时 ， 鲤鱼 D1 D8 数据有效 ； pork因为系统中 D1 D

7、8 端口的数据在整个仿真过程中都有效 ， 鲤鱼 所有 OE始终设置为低电平 ； por k 草鱼草鱼 VDDA： por k模拟电路工作电源 ； por k草鱼 VDDD： por k数字电路工作电源 ； por k草鱼 此系统中使用 FPGA 来控制 A/D采样 ， 鲤鱼 包括将采得的数据存入 FIFO（ FPGA内部FIFO 存储速率可达 10ns） ， 鲤鱼 整个采样周期需要 4 至 5 个状态即可完成 。 草鱼 若 FPGA的时钟频率为 100MHz， 鲤鱼 则从一个状态向另一状态转换的时间为一个时钟周期 ， 鲤鱼 不到单片机的采样周期的千分之一 。 草鱼2草鱼草鱼 草鱼 草鱼 草鱼

8、草鱼 草鱼 草鱼 图 5-3 草鱼 FPGA 控制 TLC5510 图示 草鱼 如图 5-3 所示 ， 鲤鱼 FPGA控制 TLC5510 实现了将模拟信号转换成数字信号的过程 。 草鱼其中 ， 鲤鱼 TLC5510 转换好的数据将存到 FPGA的内部存储器中等待处理 。 草鱼草鱼 TLC5510 是以流水线的工作方法进行工作 。 草鱼 它在每一个周期都启动一次采样 ， 鲤鱼 完成一次采样 ； por k每次启动采样是在 CLK 的下降沿进行 ， 鲤鱼 不过采样转换结果的输出在2.5 个 CLK 周期后 ， 鲤鱼 将送到内部数据总线上 。 草鱼 将输出延时 Tdd 计入 ， 鲤鱼 从采样到输出

9、需经过 2.5*Tclk+Tdd。 草鱼 对于需要设计的从采样控制器 ， 鲤鱼 可以认为 ， 鲤鱼 每加一个采样 CLK 周期 ， 鲤鱼 A/D就会输出一个采样数据 。 草鱼 在图 5-4 所示的工作时序的控制下 ， 鲤鱼当第一个时钟周期的下降沿到来时 ， 鲤 鱼 模拟输入电压将被采样到高比较器块和低比较器块 ， 鲤鱼 高比较器块在第二个时钟周期的上升沿最后确定高位数据 ， 鲤鱼 同时 ， 鲤鱼 低基准电压产生与高位数据相应的电压 。 草鱼 低比较块在第三个时钟周期的上升沿的最后确定低位数据 。 草鱼 高位数据和低位数据在第四个时钟周期的上升沿进行组合 ， 鲤鱼 这样 ， 鲤鱼 第次采集的数据

10、经过 2.5 个时钟周期的延迟之后 ， 鲤鱼 便可送到内部数据总线上 。 草鱼 此时输出使能 OE有效 ， 鲤鱼 数据被送至 8 位数据总线上 。 草鱼草鱼3草鱼草鱼 草鱼 TLC5510 FPGA 模拟信号 数据 控制信号 数字信号 - 4 - 草鱼 草鱼 草鱼 草鱼 图 5-4 草鱼 TLC5510 时序 草鱼 对 A/D器件进行采样控制 ， 鲤鱼 传统的方法是用 CPU或单片机完成的 。 草鱼 编程简单 ， 鲤鱼 控制灵活 ， 鲤鱼 但缺点是控制周期长 ， 鲤鱼 速度慢 。 草鱼 特别是当 A/D器件本身的采样速度比较快时 ， 鲤鱼 CPU的慢速极大的限制了 A/D的速度 。 草鱼 A/

11、D转换芯片 TLC5510 的采样速率达 40MHz， 鲤鱼 采样周期是 0.025s， 鲤鱼 单片机在控制 A/D进行一个采样周期中必须完成的操作有初始化 TLC5510， 鲤鱼 启动采样 ， 鲤鱼 等待约 0.025s， 鲤鱼 发出读数命令 ， 鲤鱼 分两次将 12 位转换好的数从 TLC5510 读进单片机 ， 鲤鱼 再分两次将此数 存入外部 RAM 中 ， 鲤鱼外部 RAM 地址加 1， 鲤鱼 此后再进行第二次采样周期的控制 。 草鱼 显然 ， 鲤鱼 用单片机控制TLC5510 采样远远不能发挥其高速采样的特性 。 草鱼 对于更高速的 A/D器件 ， 鲤鱼 单片机完全无从控制 4。 草

12、鱼草鱼 5.3 草鱼 草鱼 数据存储模块 草鱼 草鱼 草鱼 数据锁存模块是由 ezNiosDK 草鱼 FPGA板的芯片 FIFO 构成 ， 鲤鱼 其存储速率可达到10ns。 草鱼 在 FPGA中 A/D采样控制器控制 TLC5510 将数据采集到后 ， 鲤鱼 FPGA便将锁存信号调节为有效的高电平 ， 鲤鱼 然后将信号锁存入存储器中 。 草鱼草 鱼 选择一 ： por k外部随机存储器 RAM。 草鱼草鱼 选择二 ： por k内部随机存储器 RAM。 草鱼草鱼 选择三 ： por k内部 FIFO， 鲤鱼 相比之下 ， 鲤鱼 FIFO 更适合于用作 A/D采样数据高速写入的存储器 ， 鲤鱼

13、因为 FIFO 的写入时间只有一个时钟周期 ， 鲤鱼 因此决定使用 LPM_FIFO 作为采样存储器 。 草鱼草鱼 5.4 草鱼 草鱼 D/A 转换模块 草鱼 草鱼 草鱼 DAC0832 是 8 位分辨率 D/A转换集成芯片 ， 鲤鱼 与处理器完全兼容 ， 鲤鱼 其价格低廉 ， 鲤鱼接口简单 ， 鲤鱼 转换控制容易等优点得到了广泛的应用 ， 鲤鱼 其引脚图如图 5-5 所示 。 草鱼草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 20 V C C 1 CS 19 I L E 2 W R 1 18 W R 2 3 A G N D 4 D3 17 X F E R 5 D2 16 D4 6 D1 14 D

14、6 7 D0 13 D7 8 UR 12 I o 2 9 RF 11 I o 1 10 D G N D D A C 0 8 3 2 15 D5 - 5 - 草鱼 草鱼 草鱼 图 5-5 草鱼 DAC0832 芯片引脚图 草鱼 对于从零电平开始的正极性模拟输入电压 ， 鲤鱼 REFB应当连接到模拟地 AGND。 草鱼VREFT的范围为 2V5V。 草鱼 在本设计中 ， 鲤鱼 CCD输出的模拟视频信号经过反相 、 por k滤波 、 por k放大之后即为从零电平开始的正极性模拟电压信号 。 草鱼 因此 ， 鲤鱼 为了简化 电路并同时满足设计要求 ， 鲤鱼 选用了 DAC0832 的内部基准方式

15、， 鲤鱼 同时 ， 鲤鱼 因为 CCD视频信号是 2V基准 ， 鲤鱼 所以 ， 鲤鱼 根据 DAC0832 的自身的特点 ， 鲤鱼 在设计过程中 ， 鲤鱼 将 REFBS 端与 AGND， 鲤鱼 而将 REFTS 与 VDDA 端相连 ， 鲤鱼 同时将 REFBS 短接至 REFB端 ， 鲤鱼REFTS 短接至 REFT端来获得 2V基准电压 。 草鱼 草鱼 如图 5-6 所示 ， 鲤鱼 数字信号从 FPGA的存储器中输出后 ， 鲤鱼 送到 D/A转换模块DAC0832 中 ， 鲤鱼 它将数字信号转换从成与初始信号相似的模拟信号 1。 草鱼草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 图 5

16、-6 草鱼 FPGA 控制 DAC0832 图示 草鱼 5.5 草鱼 草鱼 FPGA 控制模块 草鱼 草鱼 系统中采用 FPGA 控制 A/D转换模块和 D/A转换模块 ， 鲤鱼 相对于单片机的控制 ， 鲤鱼显然提高了速度 ， 鲤鱼 更有应用价值 。 草鱼 如图 5-7 所示 ， 鲤鱼 为 FPGA控制模块 内部结构 图 。 草鱼草鱼 草鱼草鱼 草鱼 草鱼 草鱼 草鱼 图 5-7 草鱼 FPGA 模块内部结构 草鱼 FPGA模块内部有三大部分构成 ， 鲤鱼 分别为 A/D采样控制器 ， 鲤鱼 FIFO， 鲤鱼 D/A采样控制器 。 草鱼 首先主控时钟条件下 ， 鲤鱼 A/D采样控制器驱动 A/

17、D转换模块进行数据的采样和FPGA DAC0832 控制信号 数字信号 模拟信号 数字信号 控制 D/A芯片 信号 A/D 采样控制器 FIFO D/A 采样控制器 数字信号 数字信号 控制 A/D芯片 信号 - 6 - 转换 ， 鲤鱼 然后将转换好的数据存入 FPGA内部的 FIFO 中 ， 鲤鱼 然后在主控时钟特定的周期下 ， 鲤鱼 将 FIFO 中暂存的数据输出给 D/A转换模块 ， 鲤鱼 与此同时 ， 鲤鱼 D/A采样控制器驱动 D/A转换模块将数据恢复为与原始信号相似的模拟信号 。 草鱼 最后将信号发送到硬件设备中进行测试 。 草鱼草鱼 草鱼 六 .系统硬件设计 草鱼 6.1 草鱼

18、数据采集器的芯片工作原理 草鱼 随着数字技术 ， 鲤鱼 特别是的飞速发展与普及 ， 鲤鱼 在现代控制 。 草鱼 通信及检测等领域 ， 鲤鱼 为了提高系统的性能指标 ， 鲤鱼 对的处理广泛采用了数字计算机技术 。 草鱼 草鱼 将模拟信号转换成数字信号的电路 ， 鲤鱼 将数字信号转换为模拟信号的电路称为数模转换器 ； por kA/D转换器 和 D/A转换器已成为中不可缺的组成部分 ， 鲤鱼 为确保系统处理结果的精确度 ， 鲤鱼 A/D转换器和 D/A转换器必须具有足够的转换精度 ； por k如果要实现快速变化信号的实时控制与检测 ， 鲤鱼 A/D与 D/A转换器还要求具有较高的转换速度 。 草

19、鱼 转换精度与转换速度是衡量 A/D与 D/A转换器的重要技术指标 。 草鱼 随着集成技术的发展 ， 鲤鱼 现已研制和生产出许多单片的和混合集成型的 A/D和 D/A转换器 ， 鲤鱼 它们具有愈来愈先进的技术指标 。 草鱼 草鱼 模数转换芯片是整个数据采集系统的核心 ， 鲤鱼 它的好坏直接决定了整个采集系统的成功与否 ， 鲤鱼 本 系统选用 ADI 公司的 ADS8344 作为其转换芯片 ， 鲤鱼 并基于 ADS8344进行了模数转换采集板的设计实现 。 草鱼草鱼 6.1.1 草鱼 草鱼 ADS8344 芯片的介绍 草鱼 草鱼 该 ADS8344 系列是一个具有同步串行接口的 8 通道 、 p

20、or k16 位采样 ， 鲤鱼 模拟至数字转换器 。 草鱼 它的典型功耗为 10mW， 鲤鱼 最高工作频率为 100kHz， 鲤鱼 该参考电压可变化为500mV和 VCC 之间 ， 鲤鱼 提供了相应的输入电压范围为 0V至 VREF3。 草鱼草鱼 CH0 CH7： por k模拟输入通道的输入端 ， 鲤鱼 个单端模拟输入通道可合用 为双端差分输入 ， 鲤鱼 所有通道的输入范围从 0V到 VREF， 鲤鱼 未用的输入通道应接 GDN 以避免噪声输入 。 草鱼草鱼 COM： pork模拟输入的参考地 ， 鲤鱼 单端输入通道的零地位点 ， 鲤鱼 直接接地或接地电位参考点 。 草鱼草鱼 SHDN： p

21、or k掉电控制位 ， 鲤鱼 当为低时 ， 鲤鱼 芯片切换到低功耗掉电模式 。 草鱼草鱼 VCC： por k电源输入端 ， 鲤鱼 范围为 2.75V。 草鱼草鱼 DOUT： por k串行数据输出端 ， 鲤鱼 在 DCLK 的下降沿时数据输出 ， 鲤鱼 当 CS 为高时 ， 鲤鱼 输出为高阻态 。 草鱼草鱼 - 7 - DIN： por k串行数据输入端 ， 鲤 鱼 当 CS 为低时 ， 鲤鱼 数据在 DCLK 的上升沿被锁存 。 草鱼草鱼 DCLK： por k外部时钟输入端 ， 鲤鱼 该外部时钟决定了芯片的转换率（ fDCLK24fSAMPLE） 。 草鱼草鱼 CS： por k片选端

22、， 鲤鱼 为低电平时 ， 鲤鱼 选中该芯片 。 草鱼草鱼 GND： por k参考地 。 草鱼草鱼 VREF： por k参考电源输入端 。 草鱼草鱼 BUSY： por k模数转换状态输出引脚 。 草鱼 当进行模数转换时 ， 鲤鱼 该引脚输出低电平 ， 鲤鱼 当BUSY端产生一下降沿时 ， 鲤鱼 表示模数转换结束 ， 鲤鱼 数据输出有效 5。 草鱼草鱼 ADS8344 的芯片引脚 图如图 6-1 所示 ： por k草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 图 6-1 草鱼 草鱼 ADS8344 芯片引脚 草鱼 6.1.2 草鱼 ADS8344 的内

23、部结构 草鱼 草鱼 草鱼 草鱼 草鱼 ADS8344 的控制寄存器是一个位只写寄存器 ， 鲤鱼 数据从 DIN 引脚输入 ， 鲤鱼 当微机读取完上次转换结果时 ， 鲤鱼 下一个转换通道的控制字节就写到了 DIN 引脚 ， 鲤鱼 需要个 DCLK 时钟才能将完整的控制信息写到控制寄存器 。 草鱼草鱼 ADS8344 的内部结构主要包括输入缓冲 、 por k时钟以及时 序管理单元 、 por k流水线 A/D、 por k内部电压基准电路以及输出电平控制电路 6。 草鱼草鱼 ADS8344 的内部结构图如图 6-2 所示 ： por k草鱼 草鱼 草鱼 - 8 - 草鱼 草鱼 草鱼 草鱼 草鱼

24、草鱼 图 6-2 草鱼 草鱼 ADS8344 的内部结构 草鱼 6.1.3 草鱼 草鱼 ADS8344 的工作时序 草鱼 ADS8344 是一款高性能 、 por k低功耗的 ADC， 鲤鱼 采用 2 7 5V单电源供电 ， 鲤鱼 最大采样频率为 100 草鱼 kHz， 鲤鱼 信噪比达 84dB， 鲤鱼 自带采样 /保持电路 ， 鲤鱼 包含 8 个单端模拟输入通道 (CH0 CH7)， 鲤鱼 也可合成为 4 个差分输入 。 草鱼 ADS8344 串行接口时序如图 6-3 所示 ： por k草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 草鱼 图 6-3 草鱼 草鱼 ADS8344 的工作时序

25、 草鱼 在内部时钟模式下 ， 鲤鱼 草鱼 SAR 草鱼 生成自己的内部转换时钟 。 草鱼 这免除不必生 BUSY 草鱼 转换时钟和允许转换结果微处理器被阅读处理器回在任何时钟频率从 0MHz便利 ， 鲤鱼 为2.0MHz。 草鱼 草鱼 BUSY去在转换开始低 ， 鲤鱼 然后返回高当转换完成 7。 草鱼 在转换 ， 鲤鱼 SCLK 草鱼 仍将低为 8s 最高 。 草鱼 如果 BUSY是低时 草鱼 MSB 草鱼 去低转换后 ， 鲤鱼 未来属于外部串行时钟边缘将写出关于 草鱼 DOUT 草鱼 行 草鱼 (D14-D0) 草鱼 。 草鱼 其余 草鱼 MSB. 草鱼 会是在每个时钟周期后 ， 鲤鱼 连续

26、 24小时 CS 草鱼 出位 ， 鲤鱼 如果 BUSY是高时 草鱼 DOUT 草鱼 去低那么 草鱼 CS 生产线将在三态 ， 鲤鱼 直至BUSY不需要继续低一次凸 -锡永已经开始 。 草鱼草鱼 6.1.4 草鱼 草鱼 ADS8344 的主要工作特点 草鱼 ADS8344 控制寄存器是一个位只写寄存器 ， 鲤鱼 数据从 DIN 引脚输入 ， 鲤鱼 当微机读取完上次转换结果时 ， 鲤鱼 下一个转换通道控制字节就写到了 DIN 引脚 ， 鲤鱼 需要个DCLK 时钟才能将完整控制信息写到控制寄存器 。 草鱼草鱼 - 9 - MSB LSB S A2 A1 A0 预留 SGL/DIF PD1 PD0 控

27、制寄存器各位功能说明如表 6-1 所示 ： por k草鱼 表 6-1 草鱼 草鱼 草鱼 草鱼 草鱼 S： por k控制字节开始位 ， 鲤鱼 为高时才表示输入字节有效 。 草鱼草鱼 A2 A0： por k模拟输入通道选择位 。 草鱼草鱼 SGL/DIF： por k模拟通道输入方式选择位 。 草鱼 当为高时 ， 鲤鱼 为单端输入 ； pork为低时 ， 鲤鱼 为双端差分输入 。 草鱼草鱼 PD1 PD0： por k功率管理选择位 。 草鱼草鱼 草鱼 6.1.5 草鱼 草鱼 A/D 芯片周边部分电路 草鱼 基准电压源在 DAC 电路中占有举足轻重的地位 ， 鲤鱼 其设计的好坏直接影响着 D

28、AC输出的精度和稳定性 。 草鱼 而温度的变化 、 por k电源电压的波动和制造工艺的偏差都会影响基准电压的特性 。 草鱼草鱼 ADS8344 的 8 管脚的 SOIC 封装 ， 鲤鱼 它外部较少的管脚不仅能够很方便的实现与其它器件连接 ， 鲤鱼 并且它体积小 ， 鲤鱼 可以节省很多布线资源 。 草鱼 TLV1572 的最高采样速率为 1.25MSPS， 鲤鱼 其积分非线性误差 INL 1LSB， 鲤鱼 可以采用 2.7V至 5.5V的供电电源 。 草鱼 在这里选择的 5V模拟电源供电 。 草鱼 参考电压的取值范围这里为 2.7V至 5V8。 草鱼草鱼 电路图如图 6-4 所示 ： por

29、k草鱼 图 6-4 草鱼 草鱼 A/D 芯片及周边电路 草鱼 草鱼 基准电压源是模拟集成电路中极为重要的组成部分 ， 鲤鱼 它可以为串联型稳压电路 、- 10 - por kA/D和 D/A转换器提供基准电压源 ， 鲤鱼 也是大多数传感器的稳压供电电源或激励源 。 草鱼草鱼 草鱼 6.2 草鱼 FPGA 芯片的基本工作原理与基本架构 草鱼 FPGA是整个高速数据采集系统的核心 ， 鲤鱼 它一方面控制前端 AD 的采样 ， 鲤鱼 另一方面对采集来的数据进行缓冲以及进一 步的处理 ， 鲤鱼 充分发挥其灵活性 。 草鱼 本章基于 Altera公司的 FPGA进行采集控制模块的设计 ， 鲤鱼 介绍了

30、FPGA的工作原理及选型 ， 鲤鱼 再分别介绍了基于 FPGA的采集控制模块的原理图设计以及相关软件的设计 。 草鱼草鱼 6.2.1 草鱼 FPGA 的工作原理 草鱼 可编程逻辑阵列器件是可以由用户进行编程以实现所需逻辑功能的数字集成电路 ， 鲤鱼 利用其内部的逻辑结构实现任何布尔表达式 、 pork寄存器函数 。 草鱼 和一般的 ASIC 电路相比 ， 鲤鱼 可编程逻辑阵列器件具有设计周期短 ， 鲤鱼 修改方便的优点 9。 草鱼草鱼 1985 年 ， 鲤鱼 Xilinx公司推出了世界上第一款 FPGA， 鲤鱼 此后 ， 鲤鱼 FPGA的发展非常迅速 ， 鲤鱼形成了各种不同的结构 ， 鲤鱼 目

31、前主流的 FPGA是 Xilinx公司的产品 。 草鱼 FPGA是在PAL,GAL,EPLD 等可编程器件的基础上进一步发展的产物 。 草鱼 通过编程可以立刻把一个通用的 FPGA芯片配置成用户需要的硬件数字电路 ， 鲤鱼 因而大大加快了电子产品的研发周期 ， 鲤鱼 降低了研发成本 ， 鲤鱼 缩短了产品上市时间 。 草鱼 FPGA具有高密度 ， 鲤鱼 运行速度快 (管脚间的延时小 ， 鲤鱼 仅几个 ns)的特点 。 草鱼 用它来设计数字电路可以简化系统设计 ， 鲤鱼 缩小数据规模 ， 鲤鱼 提高系统的稳定性 。 草鱼草鱼 根据编程方式 FPGA器件基本可分为三种 ： por k基于反熔丝编程的

32、 FPGA、 por k基于SRAM 编程的 FPGA、 por k基于闪存编程的 FPGA。 草鱼 基于 AD9446 采集芯片反熔丝编程的 FPGA具有体积小 、 por k集成度高和高速度的特点 ， 鲤鱼 还具有加密 、 por k防拷贝 、 por k抗干扰以及不需外接只读存储器的特点 ， 鲤鱼 但只能一次编程 ， 鲤鱼 比较适合于定型产品 。 草鱼 后两种 FPGA属于可重复编程型 FPGA， 鲤鱼 SRAM 型 FPGA的突出优点是可反复编程 ， 鲤鱼甚至能在系统运行中 改变配置数据实现系统功能的动态重构 。 草鱼 Flash 草鱼 Memory型FPGA具有非易失性和重复编程的双

33、重优点 ， 鲤鱼 但不能动态重构 ， 鲤鱼 功耗也较 SRAM型 FPGA高 。 草鱼草鱼 从逻辑块的构造分类 ， 鲤鱼 FPGA的结构有三种 ： pork查找表型 、 pork多路开关型和多级与或门型 。 草鱼 Xilinx公司 FPGA的逻辑块构造有查找表型和多路开关型 ， 鲤鱼 其中具有代表性的查找表结构是 Xilinx公司的 XC 系列 FPGA， 鲤鱼 它的可编程逻辑单元是查找表 ， 鲤鱼 由查找表构成函数发生器 ， 鲤鱼 再由查找表来实现逻辑函数 。 草鱼 Altera 公司的 FPGA器件 ， 鲤鱼 其逻辑块构造为多级与或门型 ， 鲤鱼 它的可编程单元是可配置的多路开关 。 草鱼 利用多路开