多模块程序设计忽略P-182.DOC

1、微机原理第六章讲稿 78第五章 多模块程序设计（忽略） P - 182第六章 微处理器 8086 的总线结构和时序 P 2166.1 8086 系统总线结构 P217微处理器 8086 引脚如图 6.1 P2178086 具有两种各种模式：最大工作模式和最小工作模式，由引脚 选择。MXN/6.1.1 两种工作方式公用引脚定义1. 地址数据总线AD15AD0 ：输入输出，三态；时分复用，在总线周期的 状态作为地址1T线 输出，在其他状态作数据线 （双向） 。15A0 5D0， ， ， ：输出，三态；时分复用，在总线周期的 状619SA51847S36 1表 6.1 S4 S3 的功能（P218）

2、 态作为地址线 输出，其他状态为状19A6态S4 S3 段 寄 存 器0 0 ES0 1 SS1 0 CS（或 I/O，中断响应）0120340560780911231451671892039837635432310298276254232140GNDA1413D12A110D09A0807D06A0504D03A0201D0MNIITRCLKGNDVCAD1516/S317/4AD18/S519/6BHE/S7MN /XRDHOLAWRM /OID T/RENALINTESRADYESTRQ/GT0/1LOCKS21S0Q0S1( )图 6.1 806引 脚 图 P217最 大 工 作 模

3、式最小工作模式微机原理第六章讲稿 79线， ， 当前值； ， 用来06SIF54S3指示当前使用的段寄存器。2. 控制总线1） ：工作模式选择，输入。1 CPU 处于最小工作模式；0 CPUMXN/处于最小工作模式。2） ：输出，三态。读信号，低有效，有效时表示 CPU 正在执行从存储器或RDI/O 口输入数据。3）NMI：非屏蔽中断请求输入，上升沿有效。当该引脚输入一个有效沿时，CPU在执行完现行指令后，立即进行非屏蔽中断请求处理（不受 IF 影响） 。4）INTR：可屏蔽中断请求输入，高电平有效。有效时表示外部有 INTR 请求。CPU 在每条指令的最后状态对 INTR 进行测试，如有效且

4、 IF=1，则在现行指令完成后响应 INTR 请求。5）RESET：CPU 复位（启动）信号输入，高电平有效，至少保持四个时钟周期。有效时，IP，DS，ES，SS，标志寄存器和指令队列寄存器被清 0，置CS 为 FFFFH，启动后（RESET 变低） ，CPU 从 FFFFH:0000H 执行程序。6）READY：准备就绪信号输入，来自存储器或 I/O 接口的应答信号，高有效。CPU 在总线周期的 T3 状态的开始测试 READY，当 READY 有效时，表示存储器或 I/O 接口准备就绪，将在下一个状态完成数据交换；否则CPU 自动插入一个（或几个，硬件电路决定）等待状态（T W） ，并在等

5、待状态 TW开始测试 READY，直到 READY 有效为止。7） ：测试信号输入，低有效。在 CPU 执行 WAIT 指令时，每隔 5 个时钟周ES期对 进行一次测试，如有效则脱离 WAIT 状态，执行下一条指令。8） ：输出，三态。在总线周期的 T1 状态输出 ，低有效，表示使7/BHBHE用高八位数据线；在总线周期的其他状态输出 S7，暂无定义。表 6.2 和 的不同组合状态 P219E0A操 作 BHEA0 使用的数据线引脚读或写偶地址的一个字 0 0 AD15 AD0读或写偶地址的一个字节 1 0 AD7 AD0读或写奇地址的一个字节 0 1 AD15 AD81 1 DS微机原理第六

6、章讲稿 800 1 AD15 AD8 第一个总线周期获取低八位数据读或写奇地址的一个字(需二个总线周期完成)1 0 AD7 AD0第二个总线周期获取低高位数据6.1.2 最小方式下引脚定义和系统总线构成 P219（接到+5V） ，CPU 工作于最小工作方式。1/MXN为单处理器系统，但也允许其他的主控设备（DMA 控制器）占用总线。1） ：中断响应信号（对 INTR） ，输出。是 CPU 响应 INTR 请求时发向中ITA断控制器的响应信号：在相邻的二个总线周期输出两个负脉冲（第一个为响应；第二个驱动中断控制器释放中断类型号 n） 。2）ALE：地址锁存允许信号，输出，高有效，用于地址锁存。3

7、） ：数据允许信号，输出，低有效，表示 CPU 准备好接收或发送数据，DEN一般接到数据总线双向驱动器的允许端。4） ：数据收发信号，输出。1 CPU 处于发送数据状态；0 CPU 处RT/于接收数据状态。一般接到数据总线双向驱动器的传送方向控制端。5） ：输出，三态。1 CPU 访问的是存储器；0 CPU 访问的 I/O 口。IOM/6） ：输出，三态。写信号，低有效，有效时表示 CPU 正在执行写存储器或WRI/O 口操作（输出数据） 。7）HOLD：总线请求输入，高有效。系统中其他总线控制设备向 CPU 申请总线使用权。8）HLDA：总线请求响应信号，输出，高有效。是对 HOLD 的响应

8、信号，此时CPU 已放弃总线的管理权。表 6.3 、 和 组合决定的传送类型 0IOM/RD系统总线结构1) 地址锁存器 8282 （74LS373、74LS573） ：数据输入端； ：数据输出端；7DI07DO0STB：选通输入，高有效； ：输出允许端。E注意：STB 为电位型，透明的具有三态输出的锁存器。相类似器件 74LS373、74LS573，引脚位置有差异。W传 送 方 向0 0 1 读 I/O 端口0 1 0 写 I/O 端口1 0 1 读存储器1 1 0 写存储器012034056078091198176154132120DI0I1I2DI3I4I5DI6I7OE STBGNDV

9、CDO012DO345DO67图 6.3（ a） 82 P21微机原理第六章讲稿 812）双向数据收法器 8286 P221 ：数据输入输出； ：数据输入输出7A07B0：输出允许端。 OET = 0 A BT：传输方向控制； T = 0 A B3）时钟控制电路 8284 P223 ：0 选择内部震荡电路；CF/1 选择外部时钟输入；输出 CLK 为 3 分频。 复位电路：完成整形、反相，及与 CLK 同步。 READY 信号与 CLK 同步。4） 8086 最小方式系统的系统总线构成6.1.3 最大方式下引脚定义和系统总线构成 P223（接到 0V） ，CPU 工作于最大工作方式。1/MXN

10、012034056078091198176154132120A012A345A67OE TGNDVCB01B23B45B7图 6.4（ b） 82 P216CLK824ACLKREST/HOLDANMIITR/AIO/RDWSTB/ALE/BHA19-6D15-0 OEOETDT/RENA190地 址 总 线D150数 据 总 线控制总线READYREADY806CPU+5VMN/X 系统总线82682时 钟锁 存 器收 发 器图 6.2 806最 小 方 式 的 系 统 总 线 结 构 P20X1X2EFI/CRESREADYVCCLKLREADYREADYST806ST系 统 REST信

11、号50510RC系统复位 DY824A图 6.5 典 型 的 824时 钟 电 路 P21微机原理第六章讲稿 82为多处理器系统，除 DMA 控制器外，还了配协处理器占用总线（8087 可执行指令。1） 、 ：指令队列状态输出。QS0表 6.5 指令队列状态位的输出 P2242） 、 、 ：（输出，三态）状态输出，由 8288 产生所需的控制信号。S10 CEN：片允许信号，高有效（系统有二片） 。 ：支持多总线结构，输入，低有效，AEN（与仲裁器 8289 相连） 。 IOB：BOI=1 时仅产生端口控制信号及 。INTA ：产生中断响应信号相应的PDMC/同步信号（IOB=0 时） 。注意

12、：/MRDC：存储器读/MWTC：存储器写/IORC：端口读/IOWC：端口写/AMWC：先行存储器写/AIOWC：先行端口写其他：DEN：数据允许信号，与最小模式极性相反； 、ALE、RDT/INTA与最小模式相同。3） ：总线锁定信号，低有效。LOCK该信号由指令前缀 LOCK 使其有效，不允许其他设备使用总线，直到下一条指令执行完成为止；在 INTR 的响应周期也有效。4） 和 ：双向（输入/输出） ，用于输入总线请求和输出总线授1/GTRQ0权信号。8086 最大方式下系统总线构成如图 6.6 P225 10指令队列状态0 0 无操作，队列中指令未被取出0 1 从队列中取出当前指令的第

13、一字节1 0 队列空1 1 从队列中取出当前指令的后续字节图 6.7 82逻 辑 符 号 P26/MRDC/WT/IO/C/AMW/IO/NTD / REAL/S2/1/S0CLK/AENCIOB MCE/ PDN0102030405060708910191817165113220GNDVC微机原理第六章讲稿 83注意： 在最大工作方式下：/MRDC：存储器读/MWTC：存储器写/IORC：端口读/IOWC：端口写 在最小工作方式下： 、 和 ；可逻辑合成以上信号。WRDIOM/重点掌握最下方式总线结构。6.2 8086 系统总线时序 P227注意：研究总线信号之间的时间关系，是计算机接口技术

14、的基础。 8086 的时钟频率为 5M，时钟周期为 200 微秒； CPU 每执行一条指令至少要通过总线访问存储器一次（取指） ； 一个总线周期至少由四个时钟周期构成（无等待） ； 每个时钟周期称为一个状态。 典型的总线周期时序如下：6.2.1 最小方式系统总线周期时序 P2281. 读总线周期和写总线周期 读总线周期T12T3WT41T23T41T11T23TWT4总 线 周 期 等 待 状 态图 6.9 典 型 的 总 线 周 期 时 序 P28T1 T2 T3 T4状 态 输 出地 址 /BHE输 出A19/S616/S3BHECLKD16 0 地 址 输 出 数 据 输 入 （ 来 自

15、 M或 IO）ALEM/ IO 低 为 IO读 高 为 存 储 器 读RD T/DEN图 6.10 (a) 总 线 读 周 期 P29( RD)( WR=1 )测 试READY微机原理第六章讲稿 84 写总线周期注意： T1 开始输出地址 和 ，T2 开始用作状态线和数据线；019ABHE T1开始使 、 、ALE 有效； IOM/RD/ 在 ALE 的下降沿锁存地址和/BHE（T1 上升沿锁存） ； T3 的上升沿测试 READY，如有效，则 T4结束；否则插入 TW再测试。2. 中断响应周期 T1T2T3T4T1T1T1T1T2T3T4等 待 状 态中 断 输 出CLKAEINTAD7 A

16、D0图 6.1 中 断 响 应 周 期 时 序 P230T1 T2 T3 T4状 态 输 出地 址 /BHE输 出A19/S616/S3BHECLKD16 0 地 址 输 出 CPU数 据 输 出ALEM/ IO低 为 IO读 高 为 存 储 器 读WRD T/EN图 6.10 (b) 总 线 写 周 期 P29( RD)( =1 )测 试READY微机原理第六章讲稿 85注意：CPU 在执行正常程序时，INTR 有效，且 IF=1，则在现行指令执行完成后进入中断响应周期，在中断响应周期的第一个总线周期发出第一个 INTA信号，告诉中断管理器 CPU 已响应中断；在中断响应周期的第二个总线周期

17、发出第二个 信号，中断管理器释放中断类型号（n）,CPU 则读取INTA中断类型号（n） 。3. 总线请求和总线授予时序注意：如 CPU 在 之前或 期间收到一个 HOLD 请求，则在 的下降沿放弃总线4T1 1T的管理且使 HLDA 有效（为高） ，将总线的控制权授予提出总线请求的主控设备，知道该设备撤消总线请求为止；此后，CPU 在每个状态的上升沿测试 HOLD 信号，如无效，则使 HLDA 信号无效（延迟 12 状态使 HLDA信号为低） ，CPU 接管总线，继续执行程序。6.2.2 最大方式系统总线周期时序 P230在最大方式下，部分控制信号由 8288 产生，其“读总线周期和写总线周期”和“中断响应周期”与最小方式下基本相同；但“总线请求和总线授予时序”在形式上不相同，但在概念上是相同的。CLK T4或 1HODLA图 6.12 最 小 方 式 系 统 中 的 总 线 请 求 和 总 线 授 予 时 序 P230