VHDL硬件课程设计实验报告.doc

硬件课程设计实验报告一、全加器设计1、 实验目的(1) 了解四位全加器的工作原理。(2) 掌握基本组合逻辑电路的FPGA实现。(3) 熟练应用Quartus II进行FPGA开发。2、 实验原理全加器是由两个加数Xi和Yi 以及低位来的进位Ci-1作为输入，产生本位和Si以及向高位的进位Ci的逻辑电路。它不但要完成本位二进制码Xi 和Yi 相加，而且还要考虑到低一位进位Ci-1的逻辑。对于输入为Xi、Yi和Ci-1，输出为Si和Ci的情况，根据二进制加法法则可以得到全加器的真值表如下表所示：全加器真值表Xi Yi Ci-1SiCi0 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111由真值表得到Si和Ci的逻辑表达式经化简后为：这仅仅是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即