1使用assign和deassign语句，设计一个带异步clear (q = 0)和preset (q = 1)端口的由上升沿触发的D触发器。答：代码如下：module my_dff(q,d,clock,clear,preset);output q;input d,clock,clear,preset;reg q;always (posedge clock)begin q=d;endalways (clear or preset)if(clear) assign q=1b0;else if (preset) assign q=1b1;else deassign q; endmodule仿真输出如下：2使用基本逻辑门设计一个一位全加器FA。在激励模块中调用这个全加器。在15至35个时间单位之间强迫输出值sum为a & b & c_in。答：代码及激励模块见chapter9.v。仿真输出如下，在15ns时，输出变化，在35ns时，由于和值与强迫输出值相
