基于FPGA的数字秒表的设计杨远成，赵创社，雷金利(西安应用光学研究所 陕西 西安 )应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了系统的开发时间，提高了工作效率。本文介绍一种以FPGA为核心，以VHDL为开发工具的数字秒表，并给出源程序和仿真结果。 1 系统设计方案1.1 系统总体框图数字秒表主要有分频器、计数模块、功能控制模块、势能控制模块和显示输出模块组成。系统框图如图1所示。本次的设计仿真选用以EP1C6Q240芯片为核心的FPGA开发板，该开发板提供了较完善的外围周边电路和信号接口，并提供了一块4位7段数码管的扩展板，为本次设计提供了硬件条件。在设计中，功能控制模块根据控制选择不同的功能状态的时间输出，通过势能控制模块和显示输出模块驱动7段数码管显示相应的时间。1.2 系统功能要求(1)具有时钟秒表系统功能要求显示功能，用4个数码管分别显示秒和百分秒；(2)具有3种功能状态：系统时间运行状态，系统时间至零状态，时钟正常显示状态，通过输入控制信号可以使系统在这3个状态之间切换，使数码管显示相应状态的时
