基于VHDL语言的EDA实验报告.doc

EDA实验报告 班级：电科五班 姓名：张红义 学号: 半加器全加器十进制计数器实验源码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD:IN STD_LOGIC; DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK,RST,EN,LOAD) VARIABLE Q: