二、实验原理： 一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。三、实验内容和步骤：1.采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files中选择VHDL Files，然后在VHDL文本编译窗中输入程序。执行File|Save As，找到已设立的文件夹，存盘文件名应该与实体名一致。（2）将设计项目设置成可调用的元件选择Filecreate/updatecreate symbol Files for current file命令，将转换好的元件存在当前工程的路径文件夹中。2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择block diagram/
