EDA一位全加器.doc

南昌大学实验报告学生姓名： 邱永洪 学 号： 专业班级： 中兴101 实验类型： 验证 综合 设计 创新 实验日期：2012、10、12 实验一 一位二进制全加器设计实验一、 实验目的1、学习Quartus II的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用；2、熟悉设备和软件，掌握实验操作。二、 实验内容与要求（1）在利用VHDL编辑程序实现半加器和或门，在主层中进行应用。熟悉层次设计概念；（2）给出此项设计的仿真波形； （3）参照实验板的引脚号，选定和锁定引脚，编程下载，进行硬件测试。三、设计思路1 ，一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为absoco0000011010101101其中a为被加数，b为加数，co为本位向高位进位，so为本位和因而可得表达式为