EDA技术》实验报告8位二进制加法器设计.doc

EDA技术实验报告实验名称：8位二进制全加器设计姓名： 班级： 学号： 实验日期：2010-3-29指导教师：一、实验设计要求以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。二、设计原理电路结构图或原理图电路功能描述定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。 CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT为输出的进位。 三、实验程序程序1：一位二进制全加器设计顶层描述功能：程序功能简介VHDL源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY F_ADDER ISPORT (AIN, BIN, CIN : IN STD_LOGIC;COUT, SUM : O