VHDL多功能数字钟.doc

基于VHDL语言数字钟设计学 院：信息工程学院专 业： 姓 名： 学 号： 2010年6月15日一、设计要求1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。2、设计精度要求为1秒。二、设计目的1.掌握各类计数器以及计数器的级联方式；2.掌握数码管动态显示的原理与方法；3.掌握用FPGA技术的层次化设计方法；4.理解数字逻辑硬件和软件的设计思想；三、设计环境：Quartus II CPLD-5型试验箱四、系统功能描述1、系统输入：系统状态及较时、定时转换的控制信号为enset、k、set；时钟信号clk采用50MHz；校时复位信号为reset，输入信号均由按键信号产生。2、系统输出：LED显示输出；蜂鸣器声音信号输出。3、多功能数字电子钟系统功能的具体描述如下：（一）计时：正常工作状态下，每日