VHDL设计多功能数字钟.doc

EDA期末作业班级：（一）选题目的学习使用QuartusII 9.0,巩固已掌握的EDA知识，增强自己的动手实践能力。（二）设计目标实现多功能数字钟的设计，主要有以下功能：计时,并且可以24小时制和12小时制转换。闹钟整点报时秒表（三）实现方案该课题的实现过程大体如下：先对4MHZ的信号进行分频使其变为1HZ；将该信号加入计数器中（模60和模24/12）实现基本时钟功能；然后在此基础上加入闹钟，秒表，整点报时，24/12小时制转换模块；最后在动态显示电路中实现上述功能。分频器计时器闹钟整点报时秒表24/12小时转换动态显示电路输出（四）设计过程、模块仿真及实现结果一、 分频器分频器的VHDL语言为（4M分频）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpinqi isport(