位加法器原理图设计.doc

实验二 4 位加法器原理图设计一、 实验目的1、 进一步掌握 Quartus 原理图输入设计法。2、 通过4位加法器的设计,掌握原理图输入法中的层次化设计。二、 实验原理absoco0000011010101101So=a xor b; co=a and b;图 2-1 半加器原理图图 2-2 1位全加器原理图图 2-3 4 位加法器原理图4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。三、 实验内容本次实验使用 Altera FPGA 的开发工具 Quartus ，利用原理图输入设计方法设计一个 4位加法器，取 实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2LED5 作为 4 位