1、第 8 章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本 RS 触发器的两输入端 和 的波形如图 8-33 所示，试画出当基本DSRRS 触发器初始状态分别为 0 和 1 两种情况下，输出端 的波形图。图 8-33 习题 8.1 图解：根据基本 RS 触发器的真值表可得：初始状态为 0 和 1 两种情况下， 的输出波形分别如下图所示：习题 8.1 输出端 的波形图8.2 已知同步 RS 触发器的初态为 0，当 S、R 和 CP 的波形如图 8-34 所示时，试画出输出端 的波形图。图 8-34 题 8.2 图解：根据同步 RS 触发器的真值表可得：初始状态为 0 时， 的输出波形分别
2、如下图所示：习题 8.2 输出端 的波形图8.3 已知主从 JK 触发器的输入端 CP、J 和 K 的波形如图 8-35 所示，试画出触发器初始状态分别为 0 时，输出端 的波形图。图 8-35 习题 8.3 图解：根据主从 JK 触发器的真值表可得：初始状态为 0 情况下， 的输出波形分别如下图所示：习题 8.3 输出端 的波形图8.4 已知各触发器和它的输入脉冲 CP 的波形如图 8-36 所示，当各触发器初始状态均为 1 时，试画出各触发器输出 端和 端的波形。Q图 8-36 习题 8.4 图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J
3、K1； n1 ，上升沿触发n（）JK 1； n1 ， 下降沿触发（）K0，J 1； n1 J n1，上升沿触发n K（）K1，J ； n1 J n n ，上升沿触发 n （）K n，J ； n1 J n ，上升沿触发 （）K n，J ； n1 J n ，下降沿触发， n K n n再根据边沿触发器的触发翻转时刻，可得当初始状态为 1 时，各个电路输出端 的波形分别如图（a ） 、 （b） 、 （c ） 、 （d） 、 （e ）和（f ）所示，其中具有计数功能的是：（a） 、 （b） 、（d） 、 （e ）和（ f） 。各个电路输出端 的波形与相应的输出端 的波形相反。习题 8.4 各个电路输出
4、端 的波形图8.5 已知如图 8-37 所示的主从 JK 触发器和它的输入端 CP 的波形图，当各触发器的初始状态均为 1 时，试画出输出端 1 和 2 的波形图?若时钟脉冲 C 的频率为 200Hz，试问输出端 1 和 2 波形的频率各为多少？图 8-37 习题 8.5 图解：根据逻辑图可得驱动方程，即：J 1K 11；J 2K 21。根据 JK 触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为 1 时， 1 和 2 的输出波形分别如图所示。从波形图可看出， 1 的周期为 C 的两倍， 2 的周期为 1 的两倍，若 C 的频率为200Hz，则 1 的频率为 100Hz， 2 的频率
5、为 50Hz。习题 8.5 电路输出端 1 和 2 的波形图8.6 逻辑电路图如图 8-38（ a）所示，输入信号 CP、A 和 B 的波形图如图 8-38（b）所示的，设触发器的初始状态为 0。试写出它的特性方程，并画出输出 Q 端的波形。（a） （b） 图 8-38 习题 8.6 图解：根据逻辑图可得驱动方程，即：JK A B。特性方程为： n+1J n。当初始状态为 0 时， 的输出波形如图所示。n习题 8.6 电路输出端 的波形图8.7 已知维持阻塞 D 触发器波形的输入 CP 和 D 的波形图如图 8-39 所示，设触发器的初始状态为 0。试画出输出端 和 的波形。Q图 8-39 习
6、题 8.7 图解：根据 D 触发器的翻转条件和真值表，可直接画出当初始状态为 0 时，输出端 和的波形分别如图所示。Q习题 8.7 电路输出端 和 的波形图Q8.8 如图 8-40（a）所示，F 1 是 D 触发器，F 2 是 JK 触发器，CP 和 A 的波形如图 8-40（b）所示，设各触发器的初始状态为 0。试画出输出端 1 和 2 的波形。（a） （b） 图 8-40 习题 8.8 图解：根据逻辑图可得驱动方程，即：DA ；JK 1。根据 D、JK 触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为 0 时， 1 和 2 的输出波形分别如图所示。习题 8.8 电路输出端 1 和
7、 2 的波形图8.9 分析如图 8-41 所示电路的逻辑功能，设各触发器的初始状态为 0。写出电路的输出方程方程和画出时序图。图 8-41 习题 8.9 图解：（1）根据逻辑图列写输出方程：CO 0n 2根据逻辑图列写各个触发器的驱动方程：J0K 0 1；J 1 、K 1 ；J 2 、K 2 。0n 2 0n 0n 1 0n将驱动方程代入特性方程可得状态方程： ， ， 10n 1n 0 1n 2 0n 1 12n 0 1n 2 0n 2（2）将 所有初态的组合代入状态方程进行状态计算，并编制状态转换表如2 1 表所示。（3）：由状态转换表可直接画出时序图如图所示。从上述分析可知，其逻辑功能为同
8、步五进制加法计数器。习题 8.9 的状态转换表 习题 8.9 的时序图8.10 分析如图 8-42 所示电路的逻辑功能，设各触发器的初始状态为 0。画出时序图。图 8-42 习题 8.10 图解：（1）从逻辑图列各个触发器驱动方程：D 0 ；D 1 ；D 2 0 1。n 2 n（2）根据 D 触发器的翻转条件、驱动方程和真值表，可直接画出时序图如图所示，由时序图可编制状态转换表如表所示。从上述分析可知，其逻辑功能为异步五进制加法计数器。习题 8.10 的时序图 习题 8.10 的状态转换表8.11 分析如图 8-43 所示电路的逻辑功能，设各触发器的初始状态为 0。写出电路的输出方程和画出时序
9、图。图 8-43 题 8.11 图解：（1）根据逻辑图列写各个触发器的驱动方程：J0 、K 0 1；J 1K 11； J2 、K 21。2n 0n 将驱动方程代入特性方程可得状态方程： ， ， 10n 2n 1 n 12 0n 1 2（2）将 所有初态的组合代入状态方程可直接画出时序图如图所示。从上述 1 0分析可知，其逻辑功能为异步八进制加法计数器。习题 8.11 的时序图8.12 试用边沿 JK 触发器设计一个同步五进制加法计数器。解：习题 8.9 的逻辑图即为同步五进制加法计数器。8.13 试用边沿 D 触发器设计一个同步十进制计数器。解：根据 D 触发器的逻辑功能和同步十进制计数器的工
10、作原理，用边沿 D 触发器设计的同步十进制计数器逻辑电路图如图所示。至于其工作原理读者可自行分析。习题 8.13 的逻辑电路图8.14 试分别用以下集成计数器设计十二进制计数器。（1）利用 CT74LS161 的异步清零功能。（2）利用 CT74LS161 和 CT74LS163 的同步置数功能。（3）利用 CT74LS290 的异步清零功能。解：（1）利用计数器 CT74LS161 的异步清零功能。假设 CT74LS161 的并行输入数据端均接入 0000 码，即 D3D2D1D00000，相当于十进制数的 0。因为要构成十二进制计数器，所以 N12，若反馈数码的十进制数用 M 表示，则 M
11、N012，即反馈数码为1100。所以，我们采用与非门译码且经化简后可得 ，且同时令DR32 CT TCT P1 即可。它的逻辑图如图所示。至于它的工作原理和时序图这里就不多LD介绍了。习题 8.14(1)的逻辑图（2）假设 CT74LS161 的并行输入数据端均接入 0001 码，即 D3D2D1D00001，相当于十进制数的 1。因为要构成十二进制计数器，所以 N 12，若反馈数码的十进制数用 M表示，则 MN1112，即反馈数码为 1100。所以，我们采用与非门译码且经化简后可得 ，且同时令 CT TCT P1 即可。它的逻辑图如图所示。至于它的工LD32 DR作原理和时序图这里就不多介绍
12、了。习题 8.14(2)的逻辑图（3）因为 N12，且 CT74LS290 采用异步置零，所以相应的反馈清零码应为 1100。根据 CT74LS290 型二五 十进制计数器的逻辑功能可知，我们只要把它的 3、 2 端分别接在 R0（1） 和 R0（2） 上，且 S9（1） 和 S9（2） 同时接地， 0 端接在 CP1 上，计数脉冲从CP0 输入即可。它的逻辑图如图所示。至于它的工作原理和时序图这里就不多介绍了。习题 8.14(3)的逻辑图8.15 试分别用以下集成计数器设计二十四进制计数器。（1）利用 CT74LS161 的异步清零功能。（2）利用 CT74LS163 的同步清零功能。（3）
13、利用 CT74LS161 和 CT74LS163 的同步置数功能。（4）利用 CT74LS290 的异步清零功能。解：（1）因为 M24，所以 24M28，即需要两片集成 CT74LS161 型四位二进制同步计数器，再用异步反馈清零法构成二十四进制计数器。因为是异步清零，而 24 对应的二进制数为 00011000，所以，可令高位片（）的 0001，低位片（）的3210QQ3Q2Q1Q01000。在输入第 24 个计数脉冲 CP 时，计数器计到 24 时，计数器的状态为Q3Q2Q1Q000011000，其反馈清零函数为 ，这时，与非门输出低电平 0， D03R使两片 CT74LS163 同时被
14、清零，从而实现二十四进制计数。逻辑电路如图所示。习题 8.15(1)的逻辑图（2）因为 M24，所以 24M28，即需要两片集成 CT74LS163 型四位二进制同步计数器，再用同步反馈清零法构成二十四进制计数器。因为是同步清零，所以反馈的状态应是 24123，而 23 对应的二进制数为 00010111，所以，可令高位片（ ）的0001，低位片（）的 Q3Q2Q1Q00111。当计数器计到 23 时，计数器的状态为320QQ3Q2Q1Q000010111，其反馈清零函数为 ，这时，与非门输出低电平1 D021R0，在输入第 24 个计数脉冲 CP 时，使两片 CT74LS163 同时被清零，从而实现二十四进制计数。电路如图所示。习题 8.15(2)的逻辑图（3）因为 M24，所以 24M28，即需要两片集成 CT74LS161 型四位二进制同步计
