1. FPGA 结构 一般 分为 三部 分 ： 可 编程 逻辑 块 （CLB ） 、 可编 程 I/O 模 块和 可编 程内 部 连线。 2. CPLD 的内 部连 线为 连续 式 布线互 连结 构， 任意 一对 输入、 输出 端之 间的 延时 是固定 ； FPGA 的内 部连 线为 分段 式 布线互 连结 构， 各功 能单 元间的 延时 不定(不 可预 测)。 3. 大规模 可编 程器 件主 要有 CPLD 和 FPGA 两类 ， 其 中 CPLD 通过 可编 程乘 积项 逻 辑实现其逻辑 功能 。 基于 SRAM 的 FPGA 器 件 ， 每次 上电 后必须 进行 一次 配置 。FPGA 内部 阵列的配 置一 般采 用在 电路 可重构 技术 ， 编程 数据 保存 在静态 存储 器(SRAM) ， 掉 电易 失 。 4. 目前世 界上 有十 几家 生产 CPLD/FPGA 的公 司， 最大 的两家 是：Altera ，Xilinx 。 5. 硬件描 述语 言(HDL) 是 EDA 技术 的重 要组 成部 分， 是电子 系统 硬件 行为 描述 、结构 描述、数 据流 描述 的语 言，
