第8章 Verilog 有限状态机设计第八章 Verilog有限状态机设计 1第8章 Verilog 有限状态机设计8.1 Verilog HDL有限状态机的一般形式8.2 Moore型有限状态机设计8.3 Mealy型有限状态机设计8.4 System Verilog的枚举类型应用8.5 状态机图形编辑设计方法8.6 状态编码8.7 非法状态处理8.8 硬件数字技术排除毛刺主要内容 2第8章 Verilog 有限状态机设计u 有限状态机是由有限状态机是由寄存器组寄存器组和和组合逻辑组合逻辑构成的硬件构成的硬件时序时序电路电路；u 其状态（即由寄存器组的其状态（即由寄存器组的11和和00的组合状态所构成的有的组合状态所构成的有限个状态）只能在限个状态）只能在同一同一时钟跳变沿的情况下才能从一个时钟跳变沿的情况下才能从一个状态转向另一个状态状态转向另一个状态；究竟转向哪一状态究竟转向哪一状态不但取决于各不但取决于各个输入值个输入值，还取决于，还取决于当前状态当前状态。u状态状态机可用于产生在时钟跳变沿时刻开关的复杂的控机可用于产生在时钟跳变沿时刻开关的复杂的控制逻辑，是数字逻辑的控制核心
