1、数字后端版图设计基于 standcell的 ASIC设计流程数字前端设计。以生成可以布局布线的网表为终点。数字后端设计。以生成可以可以送交 foundry进行流片的 GDS2文件为终点。术语：tape-out提交最终GDS2文件做加工；Foundry芯片代工厂，如中芯国际。算法模型c/matlab codeRTL HDLvhdl/verilogNETLISTverilogStandcelllibrary综合工具根据基本单元库的功能 -时序模型，将行为级代码翻译成具体的电路实现结构LAYOUTgds2基于 standcell的 ASIC设计流程布局布线工具根据基本单元库的时序 -几何模型，将电路
2、单元布局布线成为实际电路版图对功能，时序，制造参数进行检查TAPE-OUT数字前端设计流程综合RTL file布局布线前静态时序分析形式验证NETLISTMeet requirements？YESNO整个 ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。数字后端设计流程 -1 目前业界广泛使用的 APR(Auto Place And Route)工具有：Synopsys公司的 ASTROCadence公司的 Encounter可以参考 QUARTUS II的 FITTER学习。数字后端设计流程 -2 哪些工作要 APR工具完成？l芯片布图（ RAM,ROM等的摆放、芯片供电网络配置、I/O PAD摆放）l标准单元的布局l时钟树和复位树综合l布线lDRClLVSlDFM（ Design For Manufacturing)数字后端设计流程 -3 ASTRO布局布线流程数字后端设计流程 -3 ASTRO布局布线流程数字后端设计流程 -4 布图 布图步骤主要完成宏单元的放置，电源规划以及PAD的摆放，布图影响到整个设计的绕线难易以及时序收敛。这是一个小电路，电源规划比较简单，对于一个复杂的电路，还需要横竖添加 stripes，降低IRdrop。数字后端设计流程 -4 布图
