1、一 单项选择题1. 的最简与或式为 ( )FCDEA. B. CDEC. D. F2. ，与它功能相等的函数表达式为 ( )ABCA. AB B. ABCC. D. AB+C17. ，与它功能相等的函数表达式为（ ）CDEA. E B. CDE C. D. CEDE28.下列四组逻辑运算中，全部正确的一组是（ ）A. ，A+BC=(A+B)(A+C)ABB. ，(AB)C=A(BC)C.A+BC=AB+AC，A(B+C)=AB+ACD. ， BACDBC37. 逻辑函数 的最简与或式为（ ）FA. B. 1FABCC. D. C38. 的与或非表达式为 （ ）FBDA. B. FBCDC. D
2、. C56. 的最简与或式为 ( )FABABA. B. FABCC. D. C57. ，与其功能相等的表达式为( )FABDA. B. C. D. CDCDCD61. 与函数 功能相等的表达式为（ ）A. B. FABFABC. D. CDCD3. ( 67 ) 10 所对应的二进制和十六进制数为 ( ) A. (1100001)2 , (61)16 B. (1000011)2 , (43)16 C. (1100001)2 , (C2)16 D. (1000011)2 , (86)16 52. (01100100)8421BCD 码对应的 十进制数是 ( )A. 64 B.100 C.34
3、D.2471. 与 (28)10 不相等的数是 ( )A. (0010 1000)8421BCD B. (35.8)16 C.(1A)2 D. (34)883. (01100100)8421BCD 码对应的 十进制数是 ( )A. 64 B.34 C.100 D.2491(01101000) 8421BCD 码对应的 十进制数是（ ）A. 68 B.38 C.105 D.247. ( ) 码的特点是相邻两个代码之间仅有一位不同。A. BCD 码 B. 余 3 码 C. 奇偶校验码 D. 格雷码18. 在 BCD 码中，属于有权码的编码是 （ ）A. 余 3 码 B. 循环码 C. 格雷码 D.
4、 8421 码16.与二进制数（11011010 B 相对应的十进制数为（ ）A.106 B.218 C.232 D.3324. JK 触发器在 CP 时钟脉冲作用下，不能实现 Q n+1 = n 的输入信号是 ( ) A. J=Q n , K= n B. J= n , K= Q n QC. J= n , K=1 D. J=1 , K=Q n20. JK 触发器在 CP 时钟脉冲作用下，不能实现 Q n+1 =1 的输入信号是 ( )A. J=1, K=0 B. J=K=Q n C. J= n , K=0 D. J=K=149. 触发器是一种 ( )A. 单稳态电路 B. 双稳态电路 C.三态
5、电路 D.无稳态电路70. 在 RD=SD=“1” 时， 基 本 RS 触 发 器（ ）A. 置“0” B. 置“1” C. 保持原状态 D.状态不定79. 在 RD=“1”， SD=“0”时，基本 RS 触发器 （ ）A. 置“0” B. 置“1” C. 保持原状态 D.不定95. 在 RD=“0”，S D=“1”时， 基本 RS 触发器（ ）A.置“0” B. 置“ 1” C. 保持原状态 D.不定119. 触发器按其工作状态是否稳定可分为 （ ）B.双稳态触发器，单稳态触发器，无稳态触发器A.RS 触发器，JK 触发器，D 触发器，T 触发器C.主从型触发器，维持阻塞型触发器D.基本触发
6、器，同步触发器143.某 主 从 型 JK 触 发 器 ， 当 J=K=“1”时 ， CP 端 的 频 率 f=200 Hz，则 Q的 频 率 为 ( ) A 200 Hz B 400 Hz C 100 Hz D 300 Hz5. 关于 PROM 和 PLA 的结构 ,下列叙述不正确的是 ( )A.PROM 的与阵列固定,不可编程 B. PROM 的或阵列可编程C.PLA 的与、或阵列均可编程 D. PROM 的与、或阵列均不可编10. 某存贮器芯片的容量为 32KB，则其地址线和数据线的根数分别为（ ）A.15 和 8 B.16 和 8. C.5 和 4 D.6 和 411. ROM 中的内
7、容，当电源掉电后又接通，存贮器中的内容（ ）A.全部改变 B.全部为 0 C.不可预料 D.保持不变25.ROM 和 PLA 不具备的特点是（ ）C. PLA 中“与项 ”可编程 D. ROM 实现组合逻辑时需先化简函数A. 均为“与或”阵列 B. 均可实现组合逻辑26. RAM 是（ ）A. 只读存储器 B. 易失性存储器C. 非易失性存储器 D. A、B、C 三项都不是34. ROM 在运行时具有（ ）A.只读功能 B.只有写功能 C.既有读又有写功能 D.无读写功能42.EPROM 的与阵列是（ ）A.全译码可编程阵列 B.全译码不可编程阵列C.非全译码可编程阵列 D.非全译码不可编程阵
8、列60. 关于 PROM 和 PLA 的结构 ,下列叙述不正确的是 ( ) C.PLA 的与、或阵列均可编程 D. PROM 的与、或阵列均不可编程A.PROM 的与阵列固定,不可编程 B. PROM 的或阵列可编程67. 一个容量为 5121 的 ROM 具有的地址线和数据线根数为（ ）A.9 和 1 B.1 和 9 C.512 和 9 D.9 和 51280. ROM 中的内容，当电源掉电后又接通，存贮器中的内容（ ）A.全部改变 B.全部为 0 C.不可预料 D.保持不变81. 将数据从 RAM 中读出, 不需要的信号线是 ( )A.地址 B.片选 C.读 D.写97. RAM 中的内容
9、，当电源掉电后又接通，存贮器中的内容（ ）A.全部改变 B.保持不变 C.不确定 D.全部为 199. 具有 n 位地址输入和位数据输出的 EPROM 可以产生一组（ ）C. 个输出的 2 变量的逻辑函数 D. 个输出的 2 变量逻辑函数A. 个输出的变量逻辑函数 B. 个输出的变量逻辑函数6. 和 TTL 电路相比，CMOS 电路最突出的优势在于（ ）A.可靠性高 B.抗干扰能力强 C.速度快 D.功耗低32. 四输入端的 TTL 与非门，实际使用时如只用两个输入端，则其余的两个输入端都应（ ）A.接高电压 B.接低电压 C.悬空 D.接地46. 四输入端的 TTL 或非门，实际使用时如只用
10、两个输入端，则其余的两个输入端都应( )A.接高电压 B.接低电压 C. 接地 D. 悬空47. 在 TTL 逻辑门中，为实现“线与”，应选用 ( )A. 三态门 B. OC 门 C. 异或门 D. 与非门62. 四输入端 CMOS 与非门, 实际使用时如只用两个输入端，则其余的两个输入端都应（ ）A.接高电压 B.接低电压 C. 接地 D. 悬空77. 四输入端 CMOS 或非门, 实际使用时如只用两个输入端，则其余的两个输入端都应（ ）A.接高电压 B.接电源 C. 接地 D. 悬空78. 可用于总线结构进行分时传输的门电路是A. 异或门 B. 同或门 C. OC 门 D. 三态门107.
11、 在 TTL 逻辑门中，为实现“线与” ，应选用（ ）A. 三态门 B. OC 门 C. 异或门； D. 与非门39. 组合逻辑电路的特点是 （ ）A. 含有记忆元件 B. 输出、输入间有反馈通道 C. 电路输出与以前状态有关 D. 全部由门电路构成49. 触发器是一种 ( )A. 单稳态电路 B. 双稳态电路 C.三态电路 D.无稳态电路50. 一个 16 选一的数据选择器 , 其地址输入端有 ( )个。51. 一位 8421BCD 码计数器至少需要 ( )个触发器。A. 3 B. 4 C. 5 D. 1053. 一位十进制计数器由（ ）位二进制计数器组成。CA. 2 B. 3 C. 4 D
12、. 558. 数码寄存器的功能是( )A. 寄存数码和清除原有数码 B. 寄存数码和实现移位C. 清除数码和实现移位 D. 寄存数码和实现计数73. 寄存器是一种（ ）A.存放数码的时序逻辑电路 B. 实现计数的时序逻辑电路C.实现编码的组合逻辑电路 D. 寄存数码和实现计数74. 下列器件中, 属于组合逻辑电路的有 （ ）A. 计数器和组合逻辑电路的 B. 寄存器和比较器 C. 全加器和比较器 D. 计数器和寄存器86. 触发器输出的状态取决于 （ ）A. 输入信号 B. 电路的原始状态 C. 脉冲整形电路 D. 时钟电路88. 计数器是一种（ ）A. 组合逻辑电路 B. 时序逻辑电路C.
13、输入信号和电路的原始状态 D. 电路的次态92 可用于总线结构进行分时传输的门电路是（ ）A. 异或门 B. 同或门 C. OC 门 D. 三态门27.555 集成定时器的主要应用之一是（ ）A. 构成运算放大器 B.构成同步计数器C. 构成单稳态触发器 D. 构成组合电路59. 555 集成定时器的主要应用之一是( )A. 构成运算放大器 B. 构成同步计数器C. 构成单稳态触发器 D. 构成组合电路87. 555 集成定时器电路中，为使输出电压 uO3 由低电压变为高电压， 则输入端 6 和 2 的电压应满足（ ）A. ， B. ， uUI6C23uI2C13UI6C23uI2C13C.
14、， D. ，IIuII89. 单稳态触发器输出脉冲的宽度取决于（ ）A.触发脉冲的宽度 B.触发脉冲的幅度C.电路本身的电阻、电容参数 D.电源电压的数值101. 由 555 定时器接成的施密特触发电路中，V CC12V，V CO6V ，它的回差电压等于（ ）A.8V B.3V C.4V D.6V105. 模/数转换器的分辨率取决于（ ）B 输出二进制数字信号的位数，位数越多辨率越高A.输入模拟电压的大小，电压越高，分辨率越高C 运算放大器的放大倍数，放大倍数越大分辨率越高D.输入模拟电压的大小，电压越低，分辨率越高27.555 集成定时器的主要应用之一是（ ）A. 构成运算放大器 B.构成同
15、步计数器C. 构成单稳态触发器 D. 构成组合电路41.555 集成定时器构成的单稳态触发器可用于（ ）A 稳态触发器 B 双稳态触发器 C 多谐振荡器 D 施密特触发器59. 555 集成定时器的主要应用之一是( )A. 构成运算放大器 B. 构成同步计数器C. 构成单稳态触发器 D. 构成组合电路87. 555 集成定时器电路中，为使输出电压 uO3 由低电压变为高电压， 则输入端 6 和 2 的电压应满足（ ）A. ， B. ， uUI6C23uI2C13uUI6C23uI2C13C. ， D. ，IIII89. 单稳态触发器输出脉冲的宽度取决于（ ）A.触发脉冲的宽度 B.触发脉冲的幅
16、度C.电路本身的电阻、电容参数 D.电源电压的数值101. 由 555 定时器接成的施密特触发电路中，V CC12V，V CO6V ，它的回差电压等于（ ）A.8V B.3V C.4V D.6V105. 模/数转换器的分辨率取决于（ ）B 输出二进制数字信号的位数，位数越多辨率越高A.输入模拟电压的大小，电压越高，分辨率越高C 运算放大器的放大倍数，放大倍数越大分辨率越高D.输入模拟电压的大小，电压越低，分辨率越高134. 用来鉴别脉冲信号幅度时，应采用（ ）A 稳态触发器 B 双稳态触发器 C 多谐振荡器 D 施密特触发器43.逐次逼近型 A/D 转换器转换开始时，首先应将（ ）A. 移位寄
17、存器最高位置 1 B. 移位寄存器的最低位置 1C. 移位寄存器的所有位均置 1 D. 移位寄存器的所有位均置 048. 各种 A/D 转换器电路类型中转换速度最快的是（ ）A.并联比较型 B.逐次渐近型 C.双积分型 D.计数型100. 数字系统和模拟系统之间的接口常采用（ ）A.计数器 B. 多谐振荡器 C. A/D 转换器 D.译码器113. 能把模拟信号转换为数字信号的电路为A. 多谐振荡器 B. DAC C. ADC D. 施密特触发器19. 为了把串行输入的数据转换为并行输出的数据，可以使用（ ）A.寄存器 B.移位寄存器 C.计数器 D.存储器21. 若将一个频率为 10KHZ
18、的矩形波变换成一个 1KHZ 的矩形波，应采用（ ）电路。A.二进制计数器 B.十进制计数器 C.译码器 D.分频器A. 前者各触发器是同步触发的，后者则不同步29. 同步计数器和异步计数器的不同点是（ ）B. 前者由 JK 端接受计数信号，后者则由时钟脉冲端接受计数信号C. 前者计数慢，后者计数快D. 前者是时序电路，后者是组合电路39. 组合逻辑电路的特点是 （ ）A. 含有记忆元件 B. 输出、输入间有反馈通道 C. 电路输出与以前状态有关 D. 全部由门电路构成40.同步时序电路和异步时序电路的区别在于异步时序电路（ ）A.没有触发器 B.没有统一的时钟脉冲控制C.没有稳定状态 D.输
19、出仅与内部状态有关44.计数器可由（ ）组成。A. 含时钟脉冲输入的触发器 B. 不含时钟脉冲输入的触发器C. 门电路 D. 时钟电路45.移位寄存器与数码寄存器的区别是（ ）A. 前者具有移位功能，后者则没有 B. 前者不具有移位功能，后者则有C. 两者都具有移位功能和计数功能 D. 前者不具有数码存储功能55. 能将正弦波变成同频率方波的电路为 ( )C 施密特触发器 D 无稳态触发器。A 稳态触发器 B 双稳态触发器88. 计数器是一种（ ）A. 组合逻辑电路 B. 时序逻辑电路C. 脉冲整形电路 D. 时钟电路90. 时序逻辑电路与组合辑电路的主要区别是（ ）A. 时序电路只能计数，而
20、组合电路只能寄存B. 时序电路没有记忆功能，组合电路则有C. 时序电路具有记忆功能，组合电路则没有 D. 时序电路具有计数功能，组合电路具有记忆功能A. 加法器 B. 计数器 C.移位寄存器 D. 数值比较器。114. 下列电路中，常用于数据串并行转换的电路为（ A 加法器 B. 计数器 C.移位寄存器 D. 数值比较器。二 填空题1. 用高电平表示逻辑 1 状态，用低电平表示 0 状态，称为 。2. 当 ij 时，同一逻辑函数的两个最小项 mimj= 。3. 边沿 JK 触发器的特性方程是 。4. 用来表示时序电路状态转移规律及相应的输入、输出关系的图形称为 。5. 单稳态触发器可用于实现整
21、形、延时和 功能。6. 与逐次逼近型 A/D 转换器相比，双积分型 A/D 转换器的转换速度 。8. PROM 的基本电路结构是一个不可编程与逻辑阵列和一个 或逻辑阵列。7. 一个容量为 2K8 的存储器能存 位二进制数。9. 十进制数(56) 10转换为二进制数为 。10. 逻辑函数 的最简与或式为 。FABCB11.数字电路中正逻辑的或门电路与负逻辑的 电路是等效的。12.逻辑函数 F=AB，它的与或表达式为 。13.具有 8 个触发器的异步二进制计数器，有 种状态。14. T 触发器的特性方程是 。15.单稳态触发器除了有整形和定时功能外，还有 功能。16.与逐次逼近型 A/D 转换器相
22、比，双积分型 A/D 转换器的抗干扰能力 。17.若存储器有 10 根地址线和 8 根数据线，则存储器容量为 。18. PROM 的基本电路结构是一个可编程的或逻辑阵列和一个 与逻辑阵列。19. 十进制数(56) 10的 8421BCD 编码是 。20. 将逻辑函数 化简为最简与或式为 。FCDE21.TTL 或门的多余输入端应接_ 电平。22.逻辑函数 F=AB，它的或与表达式为 。23.RS 触发器，若 R= ，则可完成 触发器的逻辑功能。S它的状态为 Q3Q2Q1Q0= 。24.四位同步二进制减法计数器的初始状态为 Q3Q2Q1Q0=0101，经过 9 个 CP 时钟脉冲作用后，26.
23、A/D 转换器输出的二进制代码位数越多，其量化误差 。25. 触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。27.若存储器有 10 根地址线和 8 根数据线，则存储器容量为 。28.PLA 的基本电路结构是一个 与逻辑阵列和一个可编程的或逻辑阵列。29. 8421BCD 编码为(0011 0100) 8421BCD 的十进制数是 。成该操需要 时间。30.某移位寄存器的时钟脉冲 CP 频率为 10KHZ，若将存放在该寄存器中的数据右移 8 位，完32. CMOS 门电路的闲置输入端不能 。31. 给 128 个字符编码，至少需要 位二进制数。33.触发器在某一时刻的输出状态，不仅仅取
24、决于当时输入信号的状态，还与 状态34.一个 4 位移位寄存器，经过 个时钟脉冲 CP 后，4 位串行输入数码全部存入寄存器。35.同步时序逻辑电路中所有触发器的时钟端应 。36. A/D 转换器输出的二进制代码位数越多，其转换精度 。37.数码 10000111 作为自然二进制数时相应的十进制数为 。38. PLA 的基本电路结构是一个可编程与逻辑阵列和一个 或逻辑阵列。39. 8421BCD 编码为(0011 0100)8421BCD 的十进制数，它转换为二进制数是 。40.将模拟量转换为数字量，采用 _ 转换器。45. 逻辑函数的 表达式是唯一的。42. 2n 选 1 数据选择器有 位地
25、址码。 43. 存储容量为 10244 位 RAM，其地址线有 条。44. 数码 10000111 作为自然二进制数时相应的十进制数为 。41. 逻辑函数 变为与非-与非式 。FCDEC三 基本电路17. 试用八选一数据选择器实现逻辑函数 。()(0,1792)FABDm22. 分析图示电路写出输出的逻辑表达式7. 试用八选一数据选择器实现以下逻辑函数 ()FABCDABCD12. 试用八选一数据选择器实现逻辑函数8.试用 3 线一 8 线译码器 74LS138 生成多输出逻辑函数： 1Y23YBCA18. 试用 3 线一 8 线译码器 74LS138 生成多输出逻辑函数： 1FABC2(,5
26、7)Fm23. 试用 3 线一 8 线译码器 74LS138 生成多输出逻辑函数： 12ABC28. 画出用 38 线译码器和门电路生成多输出函数的电路图，多输出逻辑函数为1Y2YACB4. 试用可编程逻辑器件 PLA 产生如下一组组合逻辑函数，画出阵列图。3YABCD2YACBD1YAB9. 用可编程逻辑器件 PLA 产生如下一组组合逻辑函数，画出阵列图。1 214. 试用 PROM 实现一组多输出逻辑函数，画出存储矩阵的点阵图。1FABC2FABCDAB3FCDAB24. 用 PROM 设计一个组合逻辑电路，用来产生一组逻辑函数，画出存储矩阵的点阵图。1()(0,314)YDm()(1,59)Ym5. 分析如图 74LS161 电路，画出电路的状态转换图，说明构成的是几进制计数器？30. 分析图示计数器电路，说明多少进制计数器，并列出状态转移表。35. 分析示计数器电路，说明多少进制计数器，并列出状态转移表
