1、 思考题：进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ 进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ 进程的 “敏感信号表 ”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以 “， ”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。 VHDL 复习题 1 什么是 VHDL？简述 VHDL 的发展史 。 答： VHDL 是美国国防部为电子项目设计承包商提供的，签定合同使
2、用的，电子系统硬件描述语言。 1983 年成立 VHDL 语言开发组， 1987 年推广实施， 1993 年扩充改版。 VHDL 是 IEEE标准语言，广泛用于数字集成电路逻辑设计。 2 简述 VHDL 设计实体的结构。 答：实体由实体名、类型表、端口表、实体说明部分和实体语句部分组成。根据 IEEE 标准，实体组织的一般格式为： ENTITY 实体名 IS GENERIC(类型表 )； -可选项 PORT(端口表 )； -必需项 实体 说明部分 ； -可选项 BEGIN 实体语句部分 ； END ENTITY 实体名 ； 3 分别用结构体的 3 种描述法设计一个 4 位计数器。 答： 用行为
3、描述方法设计一个 4 位计数器如下，其它描述方法，读者可自行设计。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENTITY countA IS PORT (clk,clr,en:IN STD_LOGIC; Qa,qb,qc,qd:OUT STD_LOGIC); END countA; ARCHITECTURE example OF countA IS SIGNAL count_4:STD_LOGIC_vector (3 DOWNTO 0); BEGIN Qa sel sel sel sel sel sel sel sel y y y y y y y y y q q Q Q = 0 ； END CASE ； END test ； 【参考答案】： CASE语句应该存在于进程 PROCESS内。 2 已知 start为 STD_LOGIC类型的信号， sum是 INTEGER类型的信号 ，请判断下面的程序片断：
