1、1.5 课后习题 1.1 概述电子计算机的发展经过了哪几代？各代的基本特征是什么？ 1.2 计算机软件包括哪几类？各部件的作用是什么？ 1.3 简述冯 诺依曼计算机的特点。 1.4 计算机硬件有哪些部件，各部件的作用是什么？ 1.5 计算机系统从功能上可划分为哪些层次？各层次在计算机系统中起什么作用 ? 1.6 简述存储程序计算机在体系结构上的主要特点并对其特点进行简要的分析。 1.7 解释下列英文缩写的含义 ： CPU、 M.M、 PC、 CU、 ALU、 ACC、 MQ、 MAR、 MDR、 I/O、 ISA、 MIPS、CPI、 FLOPS 1.8 什么是 CPU？什么是存储容量？什么是
2、机器字长？ 1.9 指令和数据均存放内存中， CPU 如何从时间和空间区分它们是指令还是数据？ 课后习题答案 1.1 （ 1）第一代电子管计算机采用十进制运算，电路结构十分复杂，体积庞大，占了相当大的空间，耗电量也很大。而且需用手工搬动开 关和拔、插电缆来编制程序，使用极不方便。 （ 2）第二代晶体管计算机具有体积小、低耗电以及载流子高速运行的特点，使真空管望尘莫及。 （ 3）第三代集成电路计算机利用光刻技术把晶体管、电阻、电容等构成的单个电路制作在一块极小的硅片上。进一步发展，实现了将成百上千这样的门电路全部制作在一块极小(如几个平方毫米 )的硅片上，并引出与外部连接的引线，这样，一次便能制
3、作成成百上千相同的门电路，又一次大大地缩小了计算机的体积，大幅度下降了耗电量，极大地提高了机器的可靠性。 1.2 计算机的软件通常又可以分为两大类：系统软件和应用软件。系统软件又称为系统程序，主要用来管理整个计算机系统，监视服务，使系统资源得到合理调度，确保高效运行。应用软件又称为应用程序，它是用户根据任务需要所编制的各种程序。 1.3 冯 诺依曼计算机的特点是： 计算机由运算器、存储器、控制器和输入设备、输出设备五大部件组成。 指令和数据以同等地位存放于存储器内，并可按地址寻访。 指令和数据均用二进制码表示。 指令由操作码和地址码组成，操作码用来表示操作的性质，地址码用来表示操作数所在存储器
4、中的位置。 指令 在存储器内按顺序存放。通常，指令是顺序执行的，在特定条件下，可根据运算结果或根据设定的条件改变执行顺序。 机器以运算器为中心。输入输出设备与存储器的数据传送通过运算器。 1.4 ALU (Arithmetic Logic Unit)叫做算术逻辑运算单元 (简称算术逻辑部件 )，用来完成算术逻辑运算 。 CU (Control Unit)叫做控制单元，用来解释存储器中的指令，并发出各种操作命令来执行指令。 ALU 和 CU是 CPU 的核心部件。 I/O 设备也受 CU控制，用来完成相应的输入、输出操作。 1.5 第 1 级是微程序 机器级，其机器语言是微指令集，工作于该级的程
5、序员实际上是计算机系统的设计人员，他们使用微程序解释机器指令系统、实际上是实现计算机指令集中每一条指令的功能。第 2 级是传统机器级。它所提供的是那些计算机硬件可以读懂并可直接操纵计算机硬件工作的二进制信息。第 3 级是操作系统虚拟机。从操作系统的基本功能来看，一方面它要直接管理传统机器中的软、硬件资源，另一方面它又是传统机器的引申。第 4级是汇编语言虚拟机。这一级的机器语言是汇编语言，用汇编语言编写的程序，首先要翻译成第 3 级和第 2 级语言，然后再由相应的机器执行。第 5 级是高 级语言虚拟机。这一级的机器语言就是各种高级语言。第 6 级是应用语言虚拟机。这一级是为使计算机满足某种特殊用
6、途而专门设计的，因此这一级语言就是各种面向问题的应用语言。 1.6 存储程序计算机在体系结构上的主要特点是： 机器以运算器为中心。 采用存储程序原理。 存储器是按地址访问的、线性编址的空间。 控制流由指令流产生。 指令由操作码和地址码组成。 数据以二进制编码表示，采用二进制方式运算。 对其特点的分析： （ 1）分布的输入输出处理能力 存储程序计算机以运算器为中心，所有部件的操作都由控制器集中控制，这一特点带来了慢速输入 /出操作占用快速运算器的矛盾。 （ 2）保护的存储器空间 虽然传统存储程序计算机的存储程序原理现在仍为大多数计算机所采用，但对于是否把指令和数据放在同一存储器中这一点，不同的计
7、算机却有不同的考虑。 （ 3）存储器组织结构的发展 按地址访问的存储器具有结构简单、价格便宜、存取速度快等优点。但是在数据处理时，往往要求查找在内容上具有某种特点的信息。 （ 4）并行处理技术 传统的存储程序计算机解题算法是顺序型的，即使问题本身可以并行处 理，由于程序的执行受程序计数器控制，故只能是串行、顺序地执行。 （ 5）指令集的发展 指令集是传统机器程序员所看到机器的主要属性。指令仍由操作码和地址码两部分组成，它会在两个方面对计算机体系结构设计产生重大影响，一是指令集的功能，二是指令的地址空间和寻址方式。 1.7 解：全面的回答应分英文全称、中文名、中文解释三部分。 CPUCentra
8、l Processing Unit， 中央处理机（器）。 M.M Main Memory ， 主存储器。 PCProgram Counter， 程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器。 CUControl Unit， 控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件。 ALUArithmetic Logic Unit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部。 ACCAccumulator， 累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器。 MQMultiplier-Quotient Register， 乘商寄
9、存器，乘法运算时存放乘数、除法时存放商的寄存器 。 MARMemory Address Register， 存储器地址寄存器，内存中用来存放想要访问存储单元地址的寄存器。 MDRMemory Data Register， 存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器。 I/OInput/output equipment， 输入 /输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送。 ISAinstruction set architecture， ISA，指令集结构。 MIPSMillion Instruction Per Second
10、， 每秒执行百万条指令数，为计算机运算速度指标的一种计量单位。 CPI Cycle Per Instruction， 执行一条指令所需的时钟周期 (主频的倒数 )数。 FLOPSFloating Point Operation Per Second， 每秒浮点运算次数来衡量运算速度。 1.8 CPU中央处理器（机），是计算机硬件的核心部件，由运算器 +控制器组成；（早期的运、控不在同一芯片上）。 存储容量 存储器中可存二进制代码的总量；（通常主、辅助存储 容量分开描述）。 机器字长 CPU 能同时处理的数据位数。 1.9 解：计算机区分指令和数据有以下 2 种方法： 通过不同的时间段来区分指令
11、和数据， 即在取指令阶段 （或取指微程序） 取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。 通过地址来源区分，由 PC 提供存储单元地址的取出的是指令，由指令地址码这部分提供存储单元地址的取出的是操作数。 2.7 课后习题 2.1 已知： a=+2， b= 2，根据定义求 a 和 b 的反码 a原、 b原。 设 n=8。 2.2 已知： a=+2， b= 2，根据定义求 a 和 b 的反码 a反、 b反。设 n=8。 2.3 已知： a=+2， b= 2，根据定义求 a 和 b 的补码 a补、 b补。 设 n=8。 2.4 已知： 1 1001x ， 2 1011x ，求 12x
12、x。 2.5 已知： 1 1001x ， 2 0101x ，求 12xx。 2.6 将下列二进制数转换为八进制和十六进制 （ 1） 10011100 （ 2） 11101001 2.7 将下列二进制数转换为三十二进制 （ 1） 1111010101 （ 2） 1110111111 2.8 将下列十进制小数转换为二进制小数 （ 1） 0.375 （ 2） 0.8125 2.9 以下列形式表示（ 5382） 10 （ 1） 8421 码； （ 2）余 3 码； （ 3） 2421 码； （ 4）二进制数。 2.10 对下列 ASCII 码进行译码： 1001001， 0100001， 110000
13、1， 1110111 1000101， 1010000， 1010111， 0100100 课后习题答案 2.1 根据公式有： a原 = a= （ 0000 0010） 2； b原 = 2n-1 b = 28-1 （ 2） = 27+2 = 1000 0000 + 10 =（ 1000 0010） 2。 2.2 根据公式有： a反 = a= （ 0000 0010） 2； b反 = 2n | b | 1= 28 | 2| 1=28 3 = 1 0000 0000 11=（ 1111 1101） 2。 2.3 根据公式有： a补 = a= （ 0000 0010） 2； b补 = 2n | b
14、| = 28 | 2| = 28 2 =1 0000 0000 10 = （ 1111 1110） 2 2.4 x1反= 0 1 0 0 1 x2反= 1 0 1 0 0+ ) x1反 + x2反= 1 1 1 0 1即 12 =11101反xx，所以 12=-0010xx 2.5 x1反= 0 1 0 0 1 x2反= 1 1 0 1 0+ ) x1反 + x2反= 1 0 0 0 1 1+ ) 10 0 1 0 0 即 12反xx，所以 12=00100xx 2.6 （ 1）（ 234） 8 （ 9C） 16（ 2）（ 351） 8（ E9） 16 2.7 （ 1）（ XM） 32（ 2）
15、（ WY） 32 2.8 （ 1）（ 0.011） 2 （ 2）（ 0.1101） 2 2.9 （ 1） 0101 0011 1000 0010。 （ 2） 1000 0110 1011 0101。 （ 3） 1011 0011 1110 0010。 （ 4） 1010100000110 。 2.10 ASCII 码译码分别为 I，！， a， w， E， P， W，。 3.12 课后习题 3.1 下列函数当变量（ A， B， C， ）取哪些值时， F 的值为 1。 （ 1） F AB AC （ 2） （ 3） （ 4） （ 5） 3.2 用卡诺图法将下列函数化为最简 “ 与或 ” 表达式： （
16、 1） （ 2） （ 3） （ 4） 3.3 求下列函数的最简 “ 或与 ” 式： （ 1） （ 2） 3.4 已知 的全部质蕴涵为。求 F 的最简与或式。要求：列质蕴涵表，找必要质蕴涵，列简化的质蕴涵表，找最小质蕴涵覆盖。 3.5 用卡诺图化简如下函数，并列出它们的质蕴涵项和必要质蕴涵项： （ 1） （ 2） 3.6 分别用与非门、或非门设计如下逻辑电路： （ 1）三变量的非一致电路；（ 2）三变量的偶数电路；（ 3）全减器。 3.7 自选门电路设计一个比较两个三位二进制数 A 及 B 的电路，要求当 A=B 时，输出F=1。 F AB AB( ) ( ) ( ) ( )F A B C A
17、B C A B C A B C ( ) ( )F A B C D A B C D ( ) ( )F A B C A B C ( , , ) ( 0 , 1 , 2 , 4 , 5 , 7 )F A B C m ( , , , ) ( 0 , 1 , 2 , 3 , 4 , 6 , 7 , 8 , 9 , 1 1 , 1 5 )F A B C D m ( , , , ) ( 3 , 4 , 5 , 7 , 9 , 1 3 , 1 4 , 1 5 )F A B C D m ( , , , ) ( 0 , 1 , 2 , 5 , 6 , 7 , 8 , 9 , 1 3 , 1 4F A B C D
18、m ）( , , , ) ( 4 , 5 , 6 , 1 3 , 1 4 , 1 5 )F A B C D m ( , , , ) ( 4 , 5 , 6 , 1 3 , 1 4 , 1 5 , ) ( 8 , 9 , 1 0 )F A B C D m d( , , , )F F A B C DA B C A C D B D C D A B D B C A D A C， ， ， ， ， ， ，1 2 3 4( , , , ) ( 0 , 1 , 4 , 7 , 9 , 1 0 , 1 3 ) ( 2 , 5 , 8 , 1 2 , 1 5 )F x x x x m d1 2 3 4( , ,
19、, ) ( 0 , 1 3 , 1 5 ) ( 3 , 7 , 9 , 1 0 , 1 2 , 1 4 )F X X X X d3.8 设输入 ABCD 是按余 3 码编码的二进制数码，其相应的十进制数为 x，即 要求用与非门设计当 或 时，输出 的逻辑电路。 3.9 用与非门设计一个将余 3 码转换成 8421BCD 码的转换电路。 3.10 用与非门设计一个将 2421 码转换成 8421BCD 码的转换电路。 3.11 用与非门设计一个将余 3 码转换成七段数字显示器 代码的转换电路。 3.12 构成一个 D 触发器需要多少个晶体管？ 3.13 如图 3.105 所示， Ben 在一个
20、D 锁存器和一个 D 触发器上给定 D 和 CLK 输入。帮助 Ben 确定每一种设计下 Q 的输出值。 Q（锁存器） Q（触发器） 图 3.105 图 3.106 3.14 如图 3.107 所示哪些电路是同步时序电路？ 图 3.107 3.15 Ben 设计了如图 3.108 所示的电路。根据组件的数据手册，触发器的时钟到 Q 最小延迟和传输延迟分别为 30ps 和 80ps。它们的建立时间和保持时间分别为 50ps 和8 4 2 3x A B C D 09x2x 7x 1F60ps。每一个逻辑门的传输延迟和最小延迟分别为 40ps 和 25ps。帮助 Ben 确定最大的时钟周期，是否能满
21、足保持时间约束。这个过程被称为时序分析。 图 3.108 3.16 试分析如下图 3.109 所示的电平异步时序电路。 （ 1）写出激励函数及输出函数 （ 2）列出流程表 （ 3）画出时间图 图 3.109 电平异步时序电路 3.17 分析下图 3.110 所示的异步时序电路。 图 3.110 异步时序电路 （ 1）写出激励函数及输出函数 （ 2）列出流程表 （ 3）画出时间图 3.18 分析下图 3.111 所示的脉冲异步时序电路。 +| 11 tx 1x 2y YZ11Y Zyx 1 x 2+|（ a ） 电路图 （ b ） 延迟反馈结构电路图& & &Y 1 Y 2y 1y1x 1x 2
22、图 3.111 脉冲异步时序电路 求：（ 1）激励函数和输出函数 （ 2）激励矩阵和输出矩阵 （ 3）求 Y-Z 矩阵 （ 4）画状态图 （ 5）文字说明 课后习题答案 3.1 解：（ 1） A=B=1 或 A=0， C=1 （ 2） A=1， B=0，或 A=0， B=1 （ 3） A=1 （ 4） A=0， B=1 或 C=0 或 D=0 （ 5） A=0， B=0 或 B=0， C=1 3.2 解：（ 1） （ 2） （ 3） （ 4） 3.3 解：（ 1） （ 2） 3.4 解： 3.5 解：（ 1） ，均为必要质蕴涵。 （ 2） ， 除外，均为必要质蕴涵。 3.6 解：逻辑表达式为：
23、（ 1） （ 2） CP 2 D 20 1CP 1 D 1&y 1Zy 2xF AC AC B F AD BC CD F A B C A C D A B C A C D F C D B C A C D B C D A B C ( ) ( )F B A C D A C D ( ) ( )F B A C D A C D F A C A D B D B C A C D 1 3 2 4 2 4F x x x x x 2 1 4 3 4 1 2 2 4F x x x x x x x x 34xx12F A C B C A BF A B C A B C 12F A B C A B C A B C A B
24、CF A B C A B C A B C A B C （ 3） 3.7 解：电路的逻辑表达式为： 3.8 解： ，电路略 3.9 解： ，电路略。 3.10 解： 3.11 解： ，电路略 3.12 解：构成一个与非门或者一个或非门需要 4 个晶体管。一个非门需要用两个晶体管。一个与非门可以由一个与非门和一个非门组成，所以，需要 6 个晶体管。一个 SR 锁存器需要用 2 个或非门，或 8 个晶体管。一个 D 锁存器由一个 SR 锁存器、 2 个与门和一个非门组成，即 22 个晶体管。 D 触发器由 2 个 D 锁存器和一个非门组成。 3.13 解：图 3.106 给出了输出波形。假设在相应输
25、入值变化时，输出 Q 上有一个小的延迟。箭头表示导致输出改变的原因。 Q 的起始值未知，可能是 0 或者 1，用一对水平线表示。首先考虑 S 锁存器。在第一个 CLK 的上升沿， D = 0，所以 Q 肯定变成 0。当 CLK = 1，每一次 D 的改变都会导致 Q 的改变。当 CLK = 0， D 改变，而 Q 不变。接着考虑 D 触发器。在每一个 CLK 时钟上升沿到来时， D 被复制到 Q。在其他时间， Q 保持原来的状态不变。 3.14 解：电路图 3.107（ a）是组合逻辑电路，不是时序逻辑电路，因为它没有一个寄存器。电路 图 3.107（ b）是一个不带反馈回路的简单时序电路。电
26、路图 3.107（ c）既不是组合电路也不是时序电路，因为它有一个锁存器，这个锁存器既不是寄存器也不是组合逻辑电路。电路图 3.107（ d）和电路图 3.107（ e）是同步时序逻辑电路；它们是有限状态机的两种形式，电路图 3.107（ f）既不是组合电路也不是时序电路，因为它有一个从组合电路的输出端电路反馈到同一逻辑电路输入端的回路，但是在回路上没有寄存器。电路图 3.107（ g）是1122F A B C A B C A B C A B CG A B A C B CF A B C A B C A B C A B CG A B A C B C 1 1 2 2 3 3F A B A B A
27、B F BC BC8421B A B A C DB B D B C B C DB C D C DBD 8 4 2 1x A B C x A B x A C x D a B C D A C D A B C A B C D A B C Db B Cc A C Dd A C C D B D A C De C D B Df A C C Dg A C A D B C B D 同步时序逻辑电路的流水线形式。电路图 3.107（ h）严格的说不是一个同步时序电路，因为两个寄存器的时钟信号不同，它们之间有两个反相器的延迟。 3.15 解：如图 3.112（ a）所示，当信号变化时的波形图。输入 A 到 D 被
28、寄存，所以它们只在 CLK 上升后立刻改变。 关键路径发生在 B = 0， C = 0， D = 0，且 A 从 0 上升为 1，触发 n1 上升， X上升， Y下降，如图 3.112（ b）所示。这条路径含有 2 个门的延迟。对于关键路径，我们假定对于每一个门都需要它全部的传输延迟。 Y必须在下一个时钟上升沿到来之前建立。所以最小的周期是 3 8 0 3 4 0 5 0 2 5 0 c p c q p d s e t u pT t t t p s 最大的时钟频率是 fc = 1/Tc = 4Ghz 在最短路径上，当 A = 0， C 上升，导致 X上升，如图 3.112（ c）所示。对于最短
29、路径，我们假定每个逻辑门仅在最小延迟之后反转。这条路径只包含一个门店延迟，所以它将在tccq + tcd = 30 + 25 = 55ps 之后发生。但是这个触发器需要 60ps 的保持时间，意味着 X必须在时钟上升沿到来之后的 60ps 内保持稳定， X触发器才能可靠地对它的值进行采样。在这种情况下，在第一个时钟上升沿的时候， X= 0，所以我们希望触发器捕获 X = 0。因为 X不能保持稳定的状态足 够长的时间，所以 X 的实际值不可预测。这个电路违反了保持时间约束，在任何时钟频率下其他动作都可能不正确。 图 3.112 波形图 3.16 答：（ 1）该电路的延时反馈结构于图 3.109
30、中（ b），其激励函数和输出函数为： （ 2）由于这里激励函数就是 Y 矩阵，故由激励函数和输出函数可以直接列出Y-Z 矩阵，即得二进制流程表，如下图所示。其中次态与现态相同的状态为稳态，加上圈。 x1x2 y 00 01 11 10 0 0 0 0 1 1 0 1 1 1 （ 3）根据流程图和给定的输入 x1 和 x2 的波形，可画出 t0 t1 时刻的现态 y、次态 Y 和输出 Z 的波形，如图 3.113 所示。图中，次态 Y 是没有延时的，而现态 y 延时了 t。由图可见，由于反馈环节延时 t 的存在， Y 与 y 不一致时为不稳定总态， Y 与 y 相同时为稳定总态。 1 2 2Y Z x x x y
