1、 1 第一章 计算机系统概论 1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？ 解： P3 计算机系统 ：由 计算机硬件 系统和 软件 系统组成 的综合体。 计算机硬件 ：指计 算机 中的电子线路和物理装置 。 计算机软件 ： 计算机运行所需的程序及相关资料。 硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。 5. 冯 诺依曼计算机的特点是什么？ 解：冯 诺依曼计算机的特点是： P8 计算机 由运算器、控制器、存储器、输入设备、输出设备五大部件组成； 指令和数据以同 同等地位存放 于存储器 内，并可以按地址访问 ； 指 令和数据均用二进制表示； 指令由操作码、地
2、址码两大部分组成 ，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置 ； 指令在存储器中顺序存放，通常自动顺序取出执行； 机器 以运算器为中心 （ 原始冯 诺依曼机 ） 。 7. 解释下列概念： 主机、 CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。 解： P9-10 主机 ： 是计算机硬件的主体部分，由 CPU 和主存储器 MM 合成为主机。 CPU： 中央处理器，是计算机硬件的核心部件，由运算器 和 控制器组成；（早期的运算器 和 控制器不在同一芯片上 ，现在的 CPU 内除含有运算器和控制器外还集成了 CACHE） 。
3、主存 ： 计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。 存储单元 ： 可存放一个机器字并具有特定存储地址的存储单位 。 存储元件 ： 存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取 。 存储字 ： 一个存储单元所存二进制代码的逻辑单位 。 存储字长 ： 一个存储单元所存二进制代码的位数 。 存储容量 ： 存储器中可存二进制代码的 总量；（通常主、辅存容量分开描述） 。 机器字长 ：指 CPU 一次 能处理的 二进制数据的 位数 ，通常与 CPU 的寄存器位数有关。 指令字长 ：
4、 一条指令的二进制代码位数 。 8. 解释下列英文缩写的中文含义： CPU、 PC、 IR、 CU、 ALU、 ACC、 MQ、 X、 MAR、 MDR、 I/O、 MIPS、 CPI、 FLOPS 解：全面的回答应分英文全称、中文名、 功能 三部分。 CPU： Central Processing Unit，中央处理机（器）， 是计算机硬件的核心部件，主要由运算器和控制器组成。 PC： Program Counter，程序计数器， 其功能是 存放当前欲执行指令的地址，并可自动计数形成下一条指令地址 。 IR： Instruction Register，指令寄存器， 其功能是 存放当前正在执行
5、的指令 。 CU： Control Unit，控制单元（部件），为控制器的核心部件 ，其功能是产 生微操作命2 令序列 。 ALU： Arithmetic Logic Unit，算术逻辑运算单元， 为 运算器 的核心部件，其功能是进行 算术 、 逻辑运算 。 ACC： Accumulator，累加器， 是 运算器中 既能存放 运算前 的 操作数 ，又能存放 运算结果的寄存器 。 MQ： Multiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。 X： 此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之
6、一，用来存放操作数； MAR： Memory Address Register，存储器地址寄存器， 在主 存中用来存放欲访问 的 存储单元 的 地址 。 MDR： Memory Data Register，存储器数据缓冲寄存器， 在 主存中用来存放从某单元读出、或 要 写入某存储单元 的 数据 。 I/O： Input/Output equipment，输入 /输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送 。 MIPS： Million Instruction Per Second，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位 。 9. 画出主机框图，
7、分别以存数指令“ STA M”和加法指令“ ADD M”（ M 均为主存地址）为例，在图中按序标出完成该指令（包括取指令阶段）的信息流程（如）。假设主存容量为256M*32 位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。 解：主机框图如 P13 图 1.11 所示。 （ 1） STA M 指令： PC MAR， MAR MM， MM MDR， MDR IR， OP(IR) CU， Ad(IR) MAR， ACC MDR， MAR MM， WR （ 2） ADD M 指令： PC MAR， MAR MM， MM MDR， MDR IR， OP(IR) CU， Ad(IR
8、) MAR， RD， MM MDR， MDR X， ADD， ALUACC， ACC MDR， WR 假设主存容量 256M*32 位，在指令字长、存储字长、机器字长相等的条件下， ACC、 X、IR、 MDR 寄存器均为 32 位， PC 和 MAR 寄存器均为 28位。 10. 指令和数据都存于存储器中 ， 计算机如何区分它们 ？ 解：计算机 区分指令和数据有以下 2 种方法： 通过不同的时间段来区分指令和数据，即 在 取指 令阶段 （或取指微程序）取出的为指令， 在 执行 指令阶段 （或相应微程序）取出的 即 为数据。 通过地址来源区分， 由 PC 提供 存储单元 地址 的取出的是指令，
9、由指令地址码部分提供 存储单元地址的取出的是 操作数。 第 2 章 计算机的发展及应用 1. 通常计算机的更新换代以什么为依据？ 答： P22 主要以组成计算机基本电路的元器件为依据，如电子管 、晶体管、集成电路等。 2. 举例说明专用计算机和通用计算机的区别。 答：按照计算机的效率、速度、价格和运行的经济性和实用性可以将计算机划分为通用计算机和专用计算机。通用计算机适应性强，但牺牲了效率、速度和经济性，而专用计算机是最有效、最经济和最快的计算机，但适应性很差。例如个人电脑和计算器。 3 3. 什么是摩尔定律？该定律是否永远生效？为什么？ 答： P23，否， P36 第 3 章 系统总线 1.
10、 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？ 答 ： P41.总线是多个部件共享的传输部 件。 总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用。 为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。 4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？ 答 ：总线判优控制解决多个部件同时申请总线时的使用权分配问题； 常见的集中式总线控制有三种：链式查询、计数器 定时 查询、独立请求； 特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器 定时 查询方式优
11、先级设置较灵活，对故障不敏感，连线及控制过程较 复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。 5. 解释下列概念： 总线宽度、总线带宽、总线复用、 总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。 答 ： P46。 总线宽度 ： 通常指数据总线的根数； 总线带宽 ： 总线的数据传输率，指单位时间内总线上传输数据的位数； 总线复用 ： 指同一条信号线可以分时传输不同的信号。 总线的主设备（主模块） ： 指一次总线传输期间，拥有总线控制权的设备（模块）； 总线的从设备（从模块） ： 指一次总线传输期间，配合主设备完成 数据 传输的设备 （模块
12、），它只能被动接受主设备发来的命令； 总线的传输周期 ： 指 总线完成一次完整而可靠的传输所需时间； 总线的通信控制 ： 指 总线传送过程中双方的时间配合方式。 6. 试比较同步通信和异步通信。 答 ：同步通信 ： 指 由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合 。 异步通信 ： 指没有 统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。 8. 为什么说半同步通 信同时保留了同步通信和异步通信的特点？ 答 ：半同步通信既能像同
13、步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。 10. 为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫 plug and play？哪些总线有这一特点？ 答 ：总线标准的设置主要解决不同厂家各类模块化产品的兼容问题； 目前流行的总线标准有： ISA、 EISA、 PCI 等； plug and play： 即插即用， EISA、 PCI 等具有此功能。 11. 画一个具有双向传输功能的总线逻辑图。 答 ： 在总线 的两端分别配置三态门，就可以使总线具有双向传输功能。 4 a 0a 1a n b nb 1b 0a 至 b b 至 a12.
14、 设数据总线上接有 A、 B、 C、 D 四个寄存器，要求选用合适的 74 系列芯片，完成下列逻辑设计： （ 1） 设计一个电路，在同一时间实现 D A、 D B 和 D C 寄存器间的传送； （ 2） 设计一个电路，实现下列操作： T0 时刻完成 D 总线； T1 时刻完成总线 A； T2 时刻完成 A 总线； T3 时刻完成总线 B。 解：（ 1）由 T 打开三态门 将 D 寄存器中的内容送至总线 bus， 由 cp 脉冲同时 将总线上的数据 打入到 A、 B、 C 寄存器中。 T 和 cp 的时间关系如图 （ 1） 所示。 A B Cc p 脉 冲总 线 b u s三 态 门DTTc p
15、图（ 1） （ 2）三态门 1 受 T0 T1 控制，以确保 T0 时刻 D总线，以及 T1 时刻总线接收门 1 A。三态门 2 受 T2 T3 控制，以确保 T2 时刻 A总线，以及 T3 时刻总线接收门 2 B。T0、 T1、 T2、 T3 波形图 如 图 （ 2）所示 。 5 图 (2) 第 四 章 3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？ 答：存储器的层次结构主要体现在 Cache-主存 和主存 -辅存这两个存储层次上。 Cache-主存层次在存储系统中主要对 CPU 访存起加速作用，即从整体运行的效果分析，CPU 访存速度加快，接近于 C
16、ache 的速度，而寻址空间和位价却接近于主存。 主存 -辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。 综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。 主存与 CACHE 之间的信息调度功能全部由硬件自动完成。而主存 与 辅 存层次的调度目前广泛采用虚拟存储技术实现， 即将主存与辅存的一部 分 通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间
17、的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。 4. 说明存取周期和存取时间的区别。 解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即： 存取周期 = 存取时间 + 恢复时间 5. 什么是存储器的带宽 ？若存储器的数据总线宽度为 32 位，存取周期为 200ns，则存储器的带宽是多少？ 解：存储器的带宽指单位时间内从存储器进出信息的最大数量。 存储器带宽 = 1/200ns 32 位 = 160M 位 /秒 = 20MB/秒 = 5M 字 /秒 注意 ： 字长 32 位 ， 不是 16位。（注：
18、 1ns=10-9s） 6 6. 某机字长为 32 位，其存储容量是 64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。 解：存储容量是 64KB 时，按字节编址的寻址范围就是 64K， 如按字编址，其寻址范围为： 64K / （ 32/8） = 16K 主存字地址和字节地址的分配情况 ：（略） 。 7. 一个容量为 16K32 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？ 1K4 位， 2K8 位， 4K4 位， 16K1 位， 4K8 位， 8K8 位 解：地址线和数据线的总和 = 14 + 32 =
19、46 根； 选择不同的芯片时， 各需要的片数为： 1K4 ： （ 16K32 ） / （ 1K4 ） = 168 = 128 片 2K8 ： （ 16K32 ） / （ 2K8 ） = 84 = 32 片 4K4 ： （ 16K32 ） / （ 4K4 ） = 48 = 32 片 16K1 ： （ 16K32 ） / （ 16K1 ） = 1 32 = 32 片 4K8 ： （ 16K32 ） / （ 4K8 ） = 44 = 16 片 8K8 ： （ 16K32 ） / （ 8K8 ） = 24 = 8 片 8. 试比较静态 RAM 和动态 RAM。 答：略。（参看课件） 9. 什么叫刷新？
20、为什么要刷新？说明刷新有几种方法。 解：刷新 ： 对 DRAM 定期进行的全部重写过程； 刷新原因 ： 因电容泄漏而引起的 DRAM 所存信息的衰减需要及时补充，因此安排了定 期刷新操作； 常用的刷新方法有三种 ： 集中式、分散式、异步式。 集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新 ，存在 CPU 访存死时间。 分散式：在每个读 /写周期之后插入一个刷新周期，无 CPU 访存死时间 。 异步式：是集中式和分散式的折衷。 10. 半导体存储器芯片的译码驱动方式有几种？ 解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。 线选法：地址译码信号只选中同一个字的所有位，结构简单，
21、费器材； 重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重 合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。 11. 一个 8K 8 位的动态 RAM 芯片，其内部结构排列成 256 256 形式，存取周期为 0.1 s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？ 解：采用分散刷新方式刷新间隔为 :2ms，其中刷新死时间为： 256 0.1 s=25.6 s 采用分散刷新方式刷新间隔为： 256 （ 0.1 s+ 0.1 s） =51.2 s 采用异步刷新方式刷新间隔为 :2ms 12. 画出用 1024
22、4 位的存储芯片组成一个容量为 64K8 位的存储 器逻辑框图。要求将 64K分成 4 个页面，每个页面分 16 组，指出共需多少片存储芯片。 解：设采用 SRAM 芯片， 则： 总片数 = （ 64K8 位 ） / （ 10244 位 ） = 642 = 128 片 题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量： 页面容量 = 总容量 / 页面数 = 64K 8 / 4 = 16K8 位 ， 4片 16K 8字串联成 64K 87 位 组容量 = 页面容量 / 组数 = 16K8 位 / 16 = 1K8 位 ， 16 片 1K 8 位
23、字串联成 16K 8 位 组内片数 = 组容量 / 片容量 = 1K8 位 / 1K4 位 = 2 片 ，两片 1K 4 位芯片位并联成 1K 8 位 存储器逻辑框图：（ 略 ） 。 13. 设有一个 64K8 位的 RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。 解：存储基元总数 = 64K8 位 = 512K 位 = 219位； 思路： 如要满足地址线和数据线总和最小，应尽量把存储 元安排在字向，因为地址位数和字数成 2 的幂的关系
24、，可较好地压缩线数。 解： 设地址线根数为 a，数据线根数为 b，则片容量为： 2ab = 2 19； b = 219-a； 若 a = 19， b = 1，总和 = 19+1 = 20； a = 18， b = 2，总和 = 18+2 = 20； a = 17， b = 4，总和 = 17+4 = 21； a = 16， b = 8，总和 = 16+8 = 24； 由上可看出：片字数越少，片字长越长，引脚数越多。片字数 减 1、片位数均按 2 的幂变化。 结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19 根，数据线 = 1 根；或地址线 = 18 根，
25、数据线 = 2 根。 14. 某 8 位微型机地址码为 18 位，若使用 4K4 位的 RAM 芯片组成模块板结构的存储器，试问： （ 1）该机所允许的最大主存空间是多少？ （ 2）若每个模块板为 32K8 位，共需几个模块板？ （ 3）每个模块板内共有几片 RAM 芯片？ （ 4）共有多少片 RAM？ （ 5） CPU 如何选择各模块板？ 解：（ 1）该机所允许的最大主存空间是 ： 218 8 位 = 256K 8 位 = 256KB （ 2）模块板总数 = 256K8 / 32K8 = 8 块 （ 3）板内片数 = 32K8 位 / 4K4 位 = 82 = 16 片 （ 4）总片数 =
26、16 片 8 = 128 片 （ 5） CPU 通过最高 3 位地址译码 输出 选 择模板 ，次高 3 位地址译码 输出选择芯片 。地址格式分配如下： 模 板 号 （ 3 位 ） 芯 片 号 （ 3 位 ） 片 内 地 址 （ 1 2 位 ） 15. 设 CPU 共有 16 根地址线， 8 根数据线，并用 MREQ （低电平有效）作访存控制信号，W/R 作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片： ROM（ 2K8 位，4K4 位， 8K8 位）， RAM（ 1K4 位， 2K8 位， 4K8 位），及 74138 译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，
27、画出 CPU 和存储芯片的连接图。要求： （ 1）最小 4K 地址为系统程序区， 409616383 地址范围为用户程序区； 8 （ 2）指出选用的存储芯片类型及数量； （ 3）详细画出片选逻辑。 解：（ 1）地址空间分配图： 系统程序区（ ROM 共 4KB）： 0000H-0FFFH 用户程序区（ RAM 共 12KB）： 1000H-FFFFH （ 2）选片： ROM： 选择 4K4 位 芯片 2 片 ，位并联 RAM： 选择 4K8 位 芯片 3 片 ，字串联 (RAM1 地址范围为 :1000H-1FFFH,RAM2 地址范围为 2000H-2FFFH, RAM3 地址范围为 :30
28、00H-3FFFH) （ 3） 各芯片二进制地址分配如下： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ROM1,2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 RAM1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 RAM2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 RAM3 0
29、0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 CPU 和存储器连接逻辑图及片选逻辑 如下图 (3)所示 ： C P UR O M 1 R A M 1 R A M 2 R A M 37 4 1 3 8R O M 2D 0D 3D 4D 7R / WA 1 1A 00Y12Y 37YA 1 5A 1 4A 1 3A 1 2MR EQ A2G B2G 1ABCPR O G/PD OE CS CS CSOE. . . . . . . . . . . . . . . . . . . . . . . . . .图（ 3） 16.
30、 CPU 假设同上题，现有 8 片 8K8 位的 RAM 芯片与 CPU 相连，试回答： （ 1）用 74138 译码器画出 CPU 与存储芯片的连接图； （ 2）写出每片 RAM 的地址范围； （ 3）如果运行时发现不论往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片都有与其相同的数据，分析故障原因。 （ 4）根据（ 1）的连接图，若出现地址线 A13与 CPU 断线，并搭接到高电平上，将出现什么后果？ 解：（ 1） CPU 与存储器芯片连接逻辑图： 9 C P UR A M 07 4 1 3 8R A M 1D 0D 7A 1 2A 00Y12Y7YA 1 5A 1 4A
31、1 3MR EQA2G B2G1ABC CSCS CS. . . . . . . . . . . . . . . . .R A M 7. . .W/RWEWE WE+ 5 V（ 2）地址空间分配图： RAM0:0000H-1FFFH RAM1:2000H-3FFFH RAM2:4000H-5FFFH RAM3:6000H-7FFFH RAM4:8000H-9FFFH RAM5:A000H-BFFFH RAM6:C000H-DFFFH RAM7:E000H-FFFFH （ 3）如果运行时发现不论往哪片 RAM写入数据后，以 A000H为起始地址的存储芯片 (RAM5)都有与其相同的数据，则根本的
32、故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的 ， 可能的情况有： 1）该片的 -CS 端与 -WE 端错连或短路； 2）该片的 -CS 端与 CPU 的 -MREQ 端错连或短路； 3）该片的 -CS 端与地线错连或短路 。 （ 4）如果地址线 A13与 CPU 断线，并搭接到高电平上，将会出现 A13 恒为 “1” 的情况。此时存储器只能寻址 A13=1 的地址空间 (奇数片 )， A13=0 的另一半地址空间（偶数片）将永远访问不到。若对 A13=0 的地址空间（偶数片）进行访问，只能错误地访问到 A13=1 的对应空间 (奇数片 )中去。 17.
33、写出 1100、 1101、 1110、 1111 对应的汉明码。 解：有效信息均为 n=4 位，假设有效信息用 b4b3b2b1 表示 校验位位数 k=3 位，（ 2k=n+k+1） 设校验位分别为 c1、 c2、 c3，则汉明码共 4+3=7 位，即： c1c2b4c3b3b2b1 校验位在汉明码中分别处于第 1、 2、 4 位 c1=b4 b3 b1 c2=b4 b2 b1 c3=b3 b2 b1 10 当有效信息为 1100 时， c3c2c1=011,汉明码为 1110100。 当有效信息为 1101 时， c3c2c1=100,汉明码为 0011101。 当有效信息为 1110 时
34、， c3c2c1=101,汉明码为 1011110。 当有效信息为 1111 时， c3c2c1=010,汉明码为 0110111。 18. 已知收到的汉明码（按配偶原则配置）为 1100100、 1100111、 1100000、 1100001，检查上述代码是否出错？第几位出错？ 解：假设接收到的汉明码为： c1 c2 b4 c3 b3 b2 b1 纠错过程 如下： P1=c1 b4 b3 b1 P2=c2 b4 b2 b1 P3=c3 b3 b2 b1 如果收到的汉明码为 1100100，则 p3p2p1=011，说明代码有错，第 3 位（ b4 ）出错，有效信息为： 1100 如果收到
35、的汉明码为 1100111，则 p3p2p1=111，说明代码有错，第 7 位（ b1 ）出错，有效信息为： 0110 如果收到的汉明码为 1100000，则 p3p2p1=110，说明代码有错，第 6 位（ b2 ）出错，有效信息为： 0010 如果收到的汉明码为 1100001，则 p3p2p1=001，说明代码有错，第 1 位（ c1 ）出错，有效信息为： 0001 22. 某机字长 16 位，常规的存储空间为 64K 字，若想不改用其他高速的存储芯片，而使访存速度提高到 8 倍，可采取什么措施？画图说明。 解：若想不改用高速存储芯片，而使访存速度提高到 8 倍，可采取 八 体交叉存取技术， 8 体交叉访问时序 如下图 ： 单 体 访 存 周 期启 动 存 储 体 0启 动 存 储 体 1启 动 存 储 体 2启 动 存 储 体 3启 动 存 储 体 4启 动 存 储 体 5启 动 存 储 体 6启 动 存 储 体 718. 什么是 “ 程序访问的局部性 ” ？存储系统中哪一级采用了程序访问的局部性原理？ 解：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序 和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )。存储系统中 Cache 主存层次采用了程序访
