1、1毕业设计开题报告电子信息科学与技术PCIE光纤卡设计及硬件测试一、选题的背景与意义现代通信技术正朝着高速、精确的方向发展，尤其是高速串行通信，逐渐成为通信技术的主流，在各行各业扮演着极其重要的角色。采用并行收发技术，可以有很大的数据吞吐量，尤其是再引入差分信号后，但在实际的设计中会遇到引脚数过多，依靠单一的增加引脚数的方法并不能满足使用的需求的问题。因此，在传输高速数据时，高速的串行链路一直是人们的优先选择和最终目标，它的优点很明显速度快，所用的引脚少。这样，一个新的技术应运而生，千兆位高速接口技术，接收并行数据，在串行链路上进行大宽带传输。随着通信技术的进一步发展，总线从PCI和PCIX发
2、展到PCIEXPRESS，结构发生了变化PCI和PCIX尚并行总线，而PCIEXPRESS是串行总线。中远距离的通信也由电缆通信发展到了光纤通信，信息的载体发生了变化。本课题就是在这个大背景下，根据用户的需求，设计一个用于连接光纤通道和PCIEXPRESS总线的高速数据转换接口卡，实现从光纤到PCIEXPRESS总线的高速互连。下面是对光纤通信和PCIE总线的简单介绍。光纤通信是以光波作为信息载体，以光纤作为传输媒介，利用光波在光导纤维中传播信息的通信方式。光纤通信容量大、传输距离远，一个光纤的潜在带宽可达20THZ。采用这样的带宽，只需要一秒钟左右，即可将人类古今中外全部文字资料传送完毕。光
3、纤在传输信号是的损耗极低，在光波长为155UM附近，石英光纤损耗可低于02DB/KM，这比目前任何传输媒介的损耗都要低，因此，无中继传输距离可达几十、甚至上百公里。除此之外，光纤还有信号串扰小、保密性能好；抗电磁干扰、传输质量佳；尺寸小、质量轻，便于敷设和运输等优点。光纤通信的众多优点使它从光通信中脱颖而出，成为现代通信的主要传输手段，在短短20多年的发展，已经历经三代，采用光纤通信是通信史上的重大变革，美、日、英、法等国家已经宣布不再建设电缆通信线路，致力于发展光纤通2信，我国的光纤通信已进入实用阶段。PCIEXPRESS（简称PCIE）是由INTEL，DELL，COMPAQ，IBM，MIC
4、ROSOFT等PCISIG联合成立的ARAPAHOEWORKGROUP共同草拟并推举成取代PCI总线标准的第三代高性能I/O总线技术。第一代总线包括ISA、EISA、VESA和微通道（MICROCHANNEL）总线，而第二代总线包括了PCI、PCIX和AGP。PCIEXPRESS是一种能够应用于移动设备、台式电脑、工作站、服务器、嵌入式计算和通信平台等所有周边I/O设备互连的总线。PCIEXPRESS体系结构继承了第二代总线体系结构最有用的特点，并且采用了计算机体系结构中新的开发成果。可贵的是，PCIEXPRESS与PCI和PCIX系统是软件后向兼容的，也就是说，不用修改当前的驱动程序和应用软
5、件，PCIEXPRESS系统就可以启动现有的OS，甚至PCI/ACPI电源管理软件也仍将运行。将两台设备连接在一起的一个PCIEXPRESS互连称为一条链路，一个PCIEXPRESS连接可以被配置成X1，X2，X4，X8，X12，X16和X32的数据带宽。X1的通道能实现单向3215MB/S25GB/S的传输速率，远远超出PCI总线的传输速率，成为高速计算机总线的重要组成部分。根据拟定的要求，在大容量存储设备和服务器之间开辟一条的高速数据通道，由于对传输速率和带宽由很高度要求，普通的传输通道无法满足要求，所以采用光纤通道进行传输。本课题的研究目的是为光纤转PCIEXPRESS设计一款接口卡，实
6、现高速数据高效稳定的传输。二、研究的基本内容与拟解决的主要问题本课题的目的是为了实现从光纤到PCIEXPRESS总线的高速互连。传输中需要把信号从光纤信号转换为PCIEXPRESS信号，而且如此大量的，未经过压缩的数据传输要达到实时性和准确性，必须有高速接口设备才能实现。很多文献都有对基于PCIEXPRESS总线高速数据接口卡进行了设计和实现，他们的共同点是都用了可编程芯片和PCIEXPRESS总线接口芯片，而且在当时，都很好的达到了他们预期的目的，但由于使用的是不同的结构和芯片，结果也不尽相同，而且相差很悬殊。本课题是为了设计一个将PCIEXPRESS总线和光纤相连的高速数据接口卡，由于对传
7、输速度和带宽的要求很高，以前的设计方案无法满足要求，所以必须找到一种新的设计方案。3本设计研究的基本内容就是根据课题要求是设计一个用于连接光纤通道和PCIEXPRESS总线的高速数据转换接口卡，采用XILINX公司的VIRTEX5LXTFPGA为设计的核心。VIRTEX5LXTPCIEXPRESSENDPOINTBLOCK具有PCIEXPRESS的完整功能，完全符合了PCIE基本规格V11版要求，作为FPGA内部的硬核，它是可配置的PCIE端点解决方案，与ROCKETIOGTP收发器配合使用，在尽量少用FPGA逻辑的情况下提供全面的PCIEXPRESS端点功能，并且支持X1，X2，X4和X8通
8、道的实现。需要解决的问题主要是利用XILINX公司的VIRTEX5LXTFPGA完成数据由光纤信号向PCIEXPRESS总线的信号转换，高频环境下PCB的布局和布线以及设备的稳定性。三、研究的方法与技术路线基于VIRTEX5设计的接口卡，考虑到数据传输的速率和带宽，本课题采用X8的PCIE数据通道进行设计。根据FPGA不同模块所需要的电压和上电时间的不同，设计了与之相符合的电源模块。然后在不影响接口卡的整体性能，考虑到FPGA的高度灵活性，添加了一些备用的功能，最后根据整体的布局，设计出基本的硬件框图，并根据硬件框图完成硬件的设计。一、设计接口卡的硬件框图接口卡硬件主要由主控FPGA模块、电源
9、管理模块、光纤接口模块、CAMERALINK和同步422接口模块组成。硬件结构如图2所示。VIRTEX5XC5VLX50TXCF32P光纤模块PCIEEDGE125MHZ外部晶振100MHZCLKDDR2SODIMMCAMERALINKDDRPCIEXPRESSVIRTEX515目录1绪论1611研究的目的及意义1612串行高速数据传输系统概述1613国内外现状分析及发展趋势17131光纤技术现状及发展趋势17132PCIEXPRESS技术指标现状及发展趋势17133基于FPGA对高速数据传输技术1814VIRTEX5XC5VLX50TFPGA性能与技术概述192系统设计分析2121系统技术指
10、标要求2122系统总体设计框架2123系统扩展性分析2224本章小结223系统硬件设计2331电源模块硬件电路设计2332时钟模块硬件电路设计2633光纤传输模块硬件电路设计2634PCIEXPRESS传输模块硬件电路设计2735DDR2模块硬件电路设计2736外部扩展接口模块硬件电路设计2837本章小结284系统调试2941上电调试2942FPGA固化调试3043DDR2模块硬件测试3244PCIEXPRESS传输模块测试3945系统性能测试4146本章小结445结论与展望45参考文献46致谢错误未定义书签。附录一FPGA主程序47附录二系统PCB版图63正面63反面65附录三系统原理图67
11、161绪论11研究的目的及意义随着高速数据传输领域的飞速发展和普及，传统的并行传输技术由于其物理结构的局限性，已经无法满足现代高速数据传输的需求，而串行高速数据传输技术却得到了极大的发展，成为高速数据传输的主流技术，PCIEXPRESS和光纤通信就是串行高速数据传输技术的重要应用12。在视频图像传输、气象地震预报、航空航天、通信等领域，现场信号具有重要的作用，它的主要特点是实时性强、数据量大、传输速率高。因此人们就期望有一种能够胜任传输现场信号的设备，为各类数据记录、处理设备提供实时的实验数据34。本文所研究的主要目的是设计用于大容量存储设备的串行高速数据传输系统，用于高速数据的实时传输。该系
12、统具有传输数据速率高、应用场合广泛等特点，满足大部分工业应用场合的高速数据传输要求。12串行高速数据传输系统概述串行高速数据传输技术是一项比较前沿的技术，目前的高速串行接口取代并行拓扑结构已经是大势所趋。当今很多公用的互联标准如USB、PCIEXPRESS、SATA、HYPERTRANSPORT、PAPIDIO等等，都是基于串行连接实现的高速传输标准，相比于并行总线都具有很多优势，成为计算机与其他外设互连的主要方式56。本系统涉及到技术主要包括光纤通信技术、PCIEXPRESS总线技术和DDR2缓存技术，用FPGA将这几种技术融合为一个完整的串行出传输链路，实现服务器与大容量存储设备的高速互连
13、。本系统由电源模块、PCIEXPRESS模块、DDR2缓存模块、光纤传输模块、时钟模块和外部扩展接口模块组成。电源模块的作用是给整个系统提供各种不同的电压，以保证系统工作正常；PCIEXPRESS模块的作用是与服务器实现PCIEXPRESS传输协议，实现数据的串行传输，同时在FPGA内部与DDR2缓存，光纤传输模块、外部扩展接口进行并行的数据交换。DDR2缓存模块的作用是对高速的数据进行缓存，协调其他传输部分，以保持信号的完整性。光纤传输模块的作用是作为一个收发器，用于光纤与FPGA的数据交换。时钟模块的作用是为FPGA提供固定频率的稳定时钟，保证整个系统的正常运行。17外部扩展接口模块的作用
14、是进行外部扩展，主要有CAMERALINK接口和同步422接口构成。13国内外现状分析及发展趋势下面是对光纤技术、PCIEXPRESS技术以及基于FPGA的高速数据传输技术的现状分析及发展趋势。131光纤技术现状及发展趋势1966年美籍华人高锟（CKKAO）和霍克哈姆（CAHOCKHAM）发表论文，预见了低损耗的光纤能够用于通信，敲开了光纤通信的大门，引起了人们的重视。1970年，美国康宁公司首次研制成功损耗为20DB/KM的光纤，光纤通信时代由此开始78。光纤通信具有损耗低、传输频带宽、容量大、体积小、重量轻、抗电磁干扰强、不易串音等优点，备受业内人士青睐，发展非常迅速。到2006年底，德国
15、西门子公司宣称，他们在位于美国的一条100英里长光缆的单个光纤信道上，使用独特的电子技术将数据传输速率提高到了107GBPS，相当于每秒传输2张完整的DVD光盘数据。现在随着在线游戏、在线视频下载等对网络带宽要求的日益提高，传统的线缆渐渐已经无法满足人们的需求。而随着光纤技术的不断更新换代，光纤到户的成本大大降低，而它又拥有极大的带宽，是解决从互联网主干网到用户桌面的“最后一公里”瓶颈现象的最佳方案91011。相信在不久的将来，光纤通信将会渐渐取代原有的电磁通信方式，成为用户对外交流的主要通信方式。132PCIEXPRESS技术指标现状及发展趋势PCIEXPRESS10自2002年7月由PCI
16、SIG正式公布起，得到了原有PCI、AGP总线及AMD、VIA等系统内部总线开发者的拥戴。它提供了一种适合于10GBIT/S速度的串行接口，克服了传统并行PCI总线的一些性能限制。可配置为X1、X2、X4、X8、X12、X16或X32的数据传输通道模式。X1的单向通道传输带宽约为25GBIT/S，X32可达到16GB/S的总带宽。2010年11月发布的PCIEXPRESS30标准实现了X1单向数据传输速率8GBITS/S。表11是PCIEXPRESS发展到目前的版本及技术指标2121314。表11PCIEXPRESS总线版本及技术指标版本数据传输带宽单向单通道带宽双向16通道带宽原始传输率发表
17、时间102GB/S250MB/S8GB/S25GB/S2002年7月22日10A2GB/S250MB/S8GB/S25GB/S2003年4月15日112GB/S250MB/S8GB/S25GB/S2005年3月28日204GB/S500MB/S16GB/S50GB/S2006年12月20日18214GB/S500MB/S16GB/S50GB/S2009年3月4日308GB/S1GB/S32GB/S80GB/S2010年11月10日总体来说PCI总线是非常成功的，它的平行总线机制在现在看来依然具有很高的先进性，但是它的带宽却早已显示出种种的疲态。目前PCIX技术将总线的频率提高到了533MHZ，
18、但是这并不能弥补PCI架构本身的固有缺陷（1）可扩展性差PCI总线结构限制了挂接设备的数量，如66MHZPCI总线负载能力仅为3。（2）安全性差由于设备共享总线，系统难以区分不同数据流并采用相应保护措施。（3）错容性差当总线设备发生故障时，对故障设备的隔离和定位非常困难。任何单个I/O连接点的错误都可能导致整个系统的崩溃8。表12PCI/PCIX总线技术指标2总线类型总线频率数据带宽PCI32BIT33MHZ133MB/SPCI32BIT66MHZ266MB/SPCI64BIT66MHZ533MB/SPCIX64BIT133MHZ1066MB/SPCIX64BIT266MHZ2131MB/SP
19、CIX64BIT533MHZ4262MB/S由表11和表12可以看出PCIEXPRESS的优势，PCIEXPRESS10的X8通道就达到了PCI总线的极限带宽，这还是PCIEXPRESS最原始的版本，而且PCIEXPRESS采用点对点连接，其传输的信道可以扩展，支持多种传输速率，这意味着PCIEXPRESS可以连接多个设备，100兼容PCI软件。133基于FPGA对高速数据传输技术高速串行通信是最引人注目的新型应用之一，他凭借其传输速度快，扩展性好、应用方便等特性，渐渐成为I/O互连技术的主流，也成为各商家研究的热点。FPGA凭借其可重构性、设计简单等优点，非常合适的成为新兴技术和产品的构造原
20、型，对高速串行连接技术提供良好的支持1516。现场可编程门阵列FPGAFIELDPROGRAMMABLEGATEARRAY是美国XILINX公司于1984年首先开发的一种通用型用户可编程器件。FPGA既具有ASIC的高集成度和通用性，又有可编程逻辑器件用户可编程的灵活性1718。FPGA的结构灵活，其逻辑单元、可编程内部连线和I/O单元都可以由用户编程，可以19实现任何逻辑功能，满足各种设计需求。其速度快，功耗低，通用性强，特别适用于复杂系统的设计。使用FPGA还可以实现动态配置、在线系统重构可以在系统运行的不同时刻，按需要改变电路的功能，使系统具备多种空间相关或时间相关的任务及硬件软化、软件
21、硬化等功能19。各主流的FPGA都推出了内嵌高速串行接口模块的产品，表13是对当前三个主流FPGA厂商的高速串行通信解决方案的比较56。表13主流FPGA厂商高速串行通信解决方案比较XILINX可编程逻辑器件主要包括高性能的VIRTEX系列FPGA、高性价比的SPARTAN系列FPGA和配置存储器产品。除了常规温度范围的器件外，XILINX还提供了扩展工业级温度范围的汽车IO产品，以及军品级和宇航级的器件，并提供了相应的配置存储器和开发软件20。14VIRTEX5XC5VLX50TFPGA性能与技术概述本系统采用的是XILINXVIRTEX5FPGA系列的XC5VLX50T的为核心器件。XIL
22、INXVIRTEX5FPGA针对高性能逻辑和低功耗串行连接功能进行了优化，是世界上首款采用10V三栅极氧化层工艺技术制造而成的65NM系列的引脚兼容成员。VIRTEX5系列FPGA提供4种新型平台，即LX、LXT、SXT、FXT，每种平台都使用全新的550MHZ时钟技术、125GBIT/SLVDSI/O和经过性能优化的IP块，实现了高性能逻辑、串行连接功能、信号处理和嵌入式处理性能等多种资源的最佳平衡。此外，VIRTEX5LXT平台具有PCIEXPRESSENDPOINTBLOCK、ETHERNETMACBLOCK和ROCKETIOGTPTRANSCEIVERS等接口模块，适用于需要高速接口的
23、场合。XILINXALTERALATTICE最高通道数242032最高传输速率（GBPS）375637537功耗在325GBPS下，每信道PRECHARGE48DELAYPARAMETERTRCD15000,/ACTIVEREAD/WRITEDELAYPARAMETERTRFC127500,/REFRESHREFRESH,REFRESHACTIVE/DELAYPARAMETERTRP15000,/PRECHARGECOMMANDDELAYPARAMETERTRTP7500,/READPRECHARGEDELAYPARAMETERTWR15000,/USEDTODETERMINEWRITEPRE
24、CHARGEPARAMETERTWTR7500,/WRITEREADDELAYPARAMETERHIGH_PERFORMANCE_MODE“TRUE“,PARAMETERSIM_ONLY0,/1TOSKIPSDRAMPOWERUPDELAYPARAMETERDEBUG_EN0,/ENABLEDEBUGSIGNALS/CONTROLS/WHENTHISPARAMETERISCHANGEDFROM0TO1,/MAKESURETOUNCOMMENTTHECOREGENCOMMANDS/INISE_FLOWBATORCREATE_ISEBATFILESIN/PARFOLDERPARAMETERCLK_
25、PERIOD5000,/CORE/MEMORYCLOCKPERIODINPSPARAMETERDLL_FREQ_MODE“HIGH“,/DCMFREQUENCYRANGEPARAMETERRST_ACT_LOW1,/1FORACTIVELOWRESET,/0FORACTIVEHIGHPARAMETERUSER_BURST16,/MAX256PARAMETERADDR_WIDTHCS_WIDTHBANK_WIDTHCOL_WIDTHROW_WIDTH1/PCIEXPRESSFABRICINTERFACEPCI_EXP_TXP,PCI_EXP_TXN,PCI_EXP_RXP,PCI_EXP_RXN
26、,/SYSTEMSYSINTERFACECLK200_P,CLK200_N,SYS_CLK_P,SYS_CLK_N,SYS_RESET_N,REFCLKOUT,/SYNTHESISSYN_NOCLOCKBUF1/DDR2DDR2_DQ,DDR2_A,DDR2_BA,49DDR2_RAS_N,DDR2_CAS_N,DDR2_WE_N,DDR2_CS_N,DDR2_ODT,DDR2_CKE,DDR2_DM,DDR2_DQS,DDR2_DQS_N,DDR2_CK,DDR2_CK_N,/INIT_CLK,GTPD0_P,GTPD0_N,/V5I/ORXP,RXN,TXP,TXN,ERRO/1PCIEX
27、PRESSFABRICINTERFACE/TXOUTPUT810PCI_EXP_TXPOUTPUT810PCI_EXP_TXN/RXINPUT810PCI_EXP_RXPINPUT810PCI_EXP_RXN/4SYSTEMSYSINTERFACE/INPUTCLK200_PINPUTCLK200_NINPUTSYS_CLK_PINPUTSYS_CLK_NINPUTSYS_RESET_NOUTPUTREFCLKOUT50/5DDR2SODIMMINTERFACE/INOUTDQ_WIDTH10DDR2_DQOUTPUTROW_WIDTH10DDR2_AOUTPUTBANK_WIDTH10DDR
28、2_BAOUTPUTDDR2_RAS_NOUTPUTDDR2_CAS_NOUTPUTDDR2_WE_NOUTPUTCS_WIDTH10DDR2_CS_NOUTPUTODT_WIDTH10DDR2_ODTOUTPUTCKE_WIDTH10DDR2_CKEOUTPUTDM_WIDTH10DDR2_DMINOUTDQS_WIDTH10DDR2_DQSINOUTDQS_WIDTH10DDR2_DQS_NOUTPUTCLK_WIDTH10DDR2_CKOUTPUTCLK_WIDTH10DDR2_CK_N/6AURORAGTPINTERFACE/INPUTINIT_CLK/CLOCKSINPUTGTPD0
29、_PINPUTGTPD0_N/V5I/OINPUTRXPINPUTRXNOUTPUTTXPOUTPUTTXNOUTPUTERRO/LOCALWIRES/WIRESYS_CLK_CWIRESYS_RESET_N_CWIRETRN_CLK_C/SYNTHESISATTRIBUTEMAX_FANOUT/OFTRN_CLK_CIS“100000“WIRETRN_RESET_N_CWIRETRN_LNK_UP_N_C51WIRECFG_TRN_PENDING_N_CWIRE6410CFG_DSN_N_CWIRETRN_TSOF_N_CWIRETRN_TEOF_N_CWIRETRN_TSRC_RDY_N_
30、CWIRETRN_TDST_RDY_N_CWIRETRN_TSRC_DSC_N_CWIRETRN_TERRFWD_N_CWIRETRN_TDST_DSC_N_CWIRE6410TRN_TD_CWIRE70TRN_TREM_N_CWIRE410TRN_TBUF_AV_CWIRETRN_RSOF_N_CWIRETRN_REOF_N_CWIRETRN_RSRC_RDY_N_CWIRETRN_RSRC_DSC_N_CWIRETRN_RDST_RDY_N_CWIRETRN_RERRFWD_N_CWIRETRN_RNP_OK_N_CWIRE6410TRN_RD_CWIRE70TRN_RREM_N_CWIR
31、E60TRN_RBAR_HIT_N_CWIRE70TRN_RFC_NPH_AV_CWIRE110TRN_RFC_NPD_AV_CWIRE70TRN_RFC_PH_AV_CWIRE110TRN_RFC_PD_AV_CWIRETRN_RCPL_STREAMING_N_CWIRE310CFG_DO_CWIRE310CFG_DI_CWIRE90CFG_DWADDR_CWIRE30CFG_BYTE_EN_N_CWIRE470CFG_ERR_TLP_CPL_HEADER_CWIRECFG_WR_EN_N_CWIRECFG_RD_EN_N_CWIRECFG_RD_WR_DONE_N_CWIRECFG_ERR
32、_COR_N_CWIRECFG_ERR_UR_N_CWIRECFG_ERR_CPL_RDY_N_CWIRECFG_ERR_ECRC_N_CWIRECFG_ERR_CPL_TIMEOUT_N_CWIRECFG_ERR_CPL_TIMEOUTWIRECFG_ERR_CPL_ABORT_N_CWIRECFG_ERR_CPL_UNEXPECT_N_CWIRECFG_ERR_POSTED_N_CWIRECFG_ERR_LOCKED_N_CWIRECFG_INTERRUPT_N_CWIRECFG_INTERRUPT_RDY_N_CWIRECFG_INTERRUPT_ASSERT_N_C52WIRE70CF
33、G_INTERRUPT_DI_CWIRE70CFG_INTERRUPT_DO_CWIRE20CFG_INTERRUPT_MMENABLE_CWIRECFG_INTERRUPT_MSIENABLE_CWIRECFG_TURNOFF_OK_N_CWIRECFG_TO_TURNOFF_NWIRECFG_PM_WAKE_N_CWIRE20CFG_PCIE_LINK_STATE_N_CWIRE70CFG_BUS_NUMBER_CWIRE40CFG_DEVICE_NUMBER_CWIRE20CFG_FUNCTION_NUMBER_CWIRE150CFG_STATUS_CWIRE150CFG_COMMAND
34、_CWIRE150CFG_DSTATUS_CWIRE150CFG_DCOMMAND_CWIRE150CFG_LSTATUS_CWIRE150CFG_LCOMMAND_CWIRE1270EGRESS_DATAWIRE10EGRESS_FIFO_CTRLWIRE20EGRESS_FIFO_STATUSWIRE20EGRESS_XFER_SIZEWIRE276EGRESS_START_ADDRWIREEGRESS_DATA_REQWIREEGRESS_DATA_ACKWIRE1270INGRESS_DATAWIRE10INGRESS_FIFO_CTRLWIRE10INGRESS_FIFO_STATU
35、SWIRE20INGRESS_XFER_SIZEWIRE276INGRESS_START_ADDRWIREINGRESS_DATA_REQWIREINGRESS_DATA_ACKREGTRN_RESET_CWIREPAUSE_READ_REQUESTSWIRE120PCIE_IDREG120PCIE_ID_REGREG20MAX_PAY_SIZE_REGREG20MAX_READ_REQ_REGWIRE110TRN_RFC_CPLH_AV_CWIRE110TRN_RFC_CPLD_AV_C/USERPORTWIREUSER_WRCLKWIREUSER_AFWIREUSER_AF_RREGUSE
36、R_WRENREG1270USER_DIN/PCIEIOWIREADDR_WIDTH10DDR2_BUFFER_OREGADDR_WIDTH10REGU_DATA_O53/INTERFACEFROMRXENGINEWIRE310REGU_DATA_INWIRE310REGU_WR_ADDRWIREREGU_WREN/INTERFACETO/FROMEGRESSDATAPRESENTERWIRE310REGU_RD_ADDRWIREREGU_RDENWIRE310REGU_DATA_OUTREGSTARTREGSRST,SRSTN/DDR2SODIMMWIREDDR2_OUTGRESS_CLKW
37、IREAPPDATA_WIDTH10DDR2_OUTGRESS_DATAREGDDR2_OUTGRESS_RD,DDR2_OUTGRESS_RD1WIREDDR2_OUTGRESS_ALMOSTEMPTYWIRECLK100WIREDDR2_INGRESS_CLKWIREAPPDATA_WIDTH10DDR2_INGRESS_DATAREGDDR2_INGRESS_WRWIREDDR2_INGRESS_ALMOSTFULLWIRERXFIFO_EMPTY,RXFIFO_RD/AURORAWIRE150RX_DATAWIRERX_VALIDWIRERX_CLKREG310USER_DINA,US
38、ER_DINB,USER_DINC,USER_DIND/GLOBALCLOCKBUFFER/IBUFDSREFCLK_IBUFOSYS_CLK_C,ISYS_CLK_P,IBSYS_CLK_N/100MHZ/SYSTEMRESETINPUTPADINSTANCE/IBUFSYS_RESET_N_IBUFOSYS_RESET_N_C,ISYS_RESET_NASSIGNPCIE_ID120CFG_BUS_NUMBER_C70,CFG_DEVICE_NUMBER_C40ALWAYSPOSEDGETRN_CLK_CBEGIN54MAX_PAY_SIZE_REG20CFG_DCOMMAND_C75MA
39、X_READ_REQ_REG20CFG_DCOMMAND_C1412PCIE_ID_REG120PCIE_ID120ENDASSIGNCFG_ERR_CPL_TIMEOUT_N_CCFG_ERR_CPL_TIMEOUTALWAYSPOSEDGETRN_CLK_CTRN_RESET_CTRN_RESET_N_CPCIE_DMA_WRAPPERPCIE_DMA_WRAPPER_INSTCLKTRN_CLK_C,RSTTRN_RESET_C,/INTERFACETODMA_DDR2_IFEGRESS_XFER_SIZEEGRESS_XFER_SIZE,/OEGRESS_START_ADDREGRES
40、S_START_ADDR,/OEGRESS_DATA_ACKEGRESS_DATA_ACK,/IEGRESS_DATA_REQEGRESS_DATA_REQ,/OEGRESS_DATAEGRESS_DATA,/IEGRESS_FIFO_STATUSEGRESS_FIFO_STATUS,/IEGRESS_FIFO_CTRLEGRESS_FIFO_CTRL,/OINGRESS_XFER_SIZEINGRESS_XFER_SIZE,/OINGRESS_START_ADDRINGRESS_START_ADDR,/OINGRESS_DATA_REQINGRESS_DATA_REQ,/OINGRESS_D
41、ATA_ACKINGRESS_DATA_ACK,/IINGRESS_FIFO_STATUSINGRESS_FIFO_STATUS,/IINGRESS_FIFO_CTRLINGRESS_FIFO_CTRL,/OINGRESS_DATAINGRESS_DATA,/OPAUSE_READ_REQUESTSPAUSE_READ_REQUESTS,/I/MISCSIGNALSTOPCIEBLOCKPLUSPCIE_MAX_PAY_SIZEMAX_PAY_SIZE_REG20,/IPCIE_MAX_READ_REQMAX_READ_REQ_REG20,/IPCIE_IDPCIE_ID_REG120,/IC
42、OMP_TIMEOUTCFG_ERR_CPL_TIMEOUT,/O/TXLOCALLINKPCIEBLOCKPLUSTRN_TDTRN_TD_C,/O63/310TRN_TREM_NTRN_TREM_N_C,/O70TRN_TSOF_NTRN_TSOF_N_C,/OTRN_TEOF_NTRN_TEOF_N_C,/OTRN_TSRC_RDY_NTRN_TSRC_RDY_N_C,/OTRN_TSRC_DSC_NTRN_TSRC_DSC_N_C,/OTRN_TDST_RDY_NTRN_TDST_RDY_N_C,/ITRN_TDST_DSC_NTRN_TDST_DSC_N_C,/ITRN_TERRFW
43、D_NTRN_TERRFWD_N_C,/OTRN_TBUF_AVTRN_TBUF_AV_C20,/I554/30/RXLOCALLINKPCIEBLOCKPLUSTRN_RDTRN_RD_C,/I63/310TRN_RREM_NTRN_RREM_N_C,/I70TRN_RSOF_NTRN_RSOF_N_C,/ITRN_REOF_NTRN_REOF_N_C,/ITRN_RSRC_RDY_NTRN_RSRC_RDY_N_C,/ITRN_RSRC_DSC_NTRN_RSRC_DSC_N_C,/ITRN_RDST_RDY_NTRN_RDST_RDY_N_C,/OTRN_RERRFWD_NTRN_RER
44、RFWD_N_C,/ITRN_RNP_OK_NTRN_RNP_OK_N_C,/OTRN_RBAR_HIT_NTRN_RBAR_HIT_N_C,/I60TRN_RFC_NPD_AVTRN_RFC_NPD_AV_C,/I110TRN_RFC_NPH_AVTRN_RFC_NPH_AV_C,/I70TRN_RFC_PD_AVTRN_RFC_PD_AV_C,/I110TRN_RFC_PH_AVTRN_RFC_PH_AV_C,/I70TRN_RFC_CPLD_AVTRN_RFC_CPLD_AV_C,/I110TRN_RFC_CPLH_AVTRN_RFC_CPLH_AV_C,/I70TRN_RCPL_STR
45、EAMING_NTRN_RCPL_STREAMING_N_C,/O/U/INTERFACEFROMRXENGINEREGU_DATA_INREGU_DATA_IN,REGU_WR_ADDRREGU_WR_ADDR,REGU_WRENREGU_WREN,/INTERFACETO/FROMEGRESSDATAPRESENTERREGU_RD_ADDRREGU_RD_ADDR,REGU_RDENREGU_RDEN,REGU_DATA_OUTREGU_DATA_OUT/ALWAYSPOSEDGETRN_CLK_CBEGIN/READFROMREG_FILELOCATIONIFREGU_RD_ADDR1
46、0011H050REGU_DATA_ODDR2_BUFFER_OENDASSIGNREGU_DATA_OUT32ADDR_WIDTH1B0,REGU_DATA_OALWAYSPOSEDGETRN_CLK_CBEGINSRSTNSRSTIFTRN_RESET_CBEGINSTART1B056SRST1B0ENDELSEIFREGU_WRENBEGINCASEREGU_WR_ADDR10011H060STARTREGU_DATA_IN011H068SRSTREGU_DATA_IN0/PLUSENDCASEENDEND/ASSIGNUSER_WRCLKCLK100/TRN_CLK_C/ASSIGND
47、DR2_OUTGRESS_CLKCLK100/TRN_CLK_C/ALWAYSPOSEDGEDDR2_OUTGRESS_CLKBEGINIFTRN_RESET_C|SRSTBEGINDDR2_OUTGRESS_RD1B0DDR2_OUTGRESS_RD11B0USER_WREN1B0ENDELSEBEGINIFDDR2_OUTGRESS_ALMOSTEMPTYELSEDDR2_OUTGRESS_RD1B0DDR2_OUTGRESS_RD1DDR2_OUTGRESS_RDUSER_WRENDDR2_OUTGRESS_RD1USER_DINDDR2_OUTGRESS_DATAENDENDASSIG
48、NUSER_AF_RUSER_AF|TRN_RESET_C|SRSTDMA_DDR2_IFDMA_DDR2_IF_INSTDMA_CLKTRN_CLK_C,RESETTRN_RESET_C|SRST,/DMASIGNALS/EGRESSEGRESS_DATAEGRESS_DATA,EGRESS_FIFO_CTRLEGRESS_FIFO_CTRL,EGRESS_FIFO_STATUSEGRESS_FIFO_STATUS,EGRESS_XFER_SIZEEGRESS_XFER_SIZE,EGRESS_START_ADDREGRESS_START_ADDR,57EGRESS_DATA_REQEGRE
49、SS_DATA_REQ,EGRESS_DATA_ACKEGRESS_DATA_ACK,/INGRESSINGRESS_DATAINGRESS_DATA,INGRESS_FIFO_CTRLINGRESS_FIFO_CTRL,INGRESS_FIFO_STATUSINGRESS_FIFO_STATUS,INGRESS_XFER_SIZEINGRESS_XFER_SIZE,INGRESS_START_ADDRINGRESS_START_ADDR,INGRESS_DATA_REQINGRESS_DATA_REQ,INGRESS_DATA_ACKINGRESS_DATA_ACK,/ENDOFDMASIGNALS/ENDOFMEMORYCNTRLRSIGNALSPAUSE_READ_REQ
