1、1毕业设计开题报告电子信息科学与技术标准单元包的低漏功耗设计和研究一、选题的背景与意义自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。随着制造工艺的发展，IC设计已经进入了纳米级时代目前国际上能够投入大规模量产的最先进工艺为40NM，国内的工艺水平正将进入65NM；2009年，INTEL酷睿I系列创纪录采用了领先的32NM工艺，并且下一代22NM工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重
2、视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如INTEL的15GHZPENTIUM处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。电路功耗分为动态功耗和静态功耗。针对低功耗设计，在过去的工艺中，设计者多是将研究重心放在降低动态功耗
3、之上，因为相比之下，静态功耗占的比例很小，实现低动态功耗设计即等于实现了低功耗设计目标；而现在的状况发生了极大的变化，当制造技术发展到纳米级工艺时，由漏电流引起的静态功耗正在不断接近、达到动态功耗的水平。图1揭示了随着工艺进步，动态功耗和静态功耗的变化趋势。2图1INTEL公司CPU单位面积功耗变化趋势图中白色柱状图表示晶体管集成度以100程度提高时，动态和静态功耗变化趋势，灰色柱状图表示晶体管集成度以50程度提高时，动态和静态功耗变化趋势。可见，若CPU集成度以50提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100提高，则两者功耗都在增大，而静
4、态功耗的比例会越来越重；当达到45NM工艺时，静态与动态功耗基本持平。注意到，图中的纵坐标是以10倍比例递增的，可见功耗增长速度之快。因此，研究电路的静态功耗已成为低功耗设计不可忽略和回避的问题，并且将导致低功耗设计研究方向和重心的偏移。低漏功耗的研究对于集成电路的进一步发展具有至关重要的影响。目前，就IC设计来说，ASIC技术是集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑。标准单元质量的好坏（功耗、面积、可测试性、可复用性等）及其发展状况，将直接影响ASIC设计技术的发展和集成电路产业的发展。同样，如果能降低标准单元的功耗，那么就能实现整个电路功耗的显著减少，因此
5、，探索低功耗标准单元设计方法具有重要的学术意义和实用价值。ASIC设计主要可分为全定制设计和半定制设计方法。半定制方法相比于全定制方法，有一个显著的优点，即对于给定的工艺，单元只需要设计和验证一次，就可以重复利用，分摊了设计成本，缩短了设计周期，降低了设计难度。全定制设计适合应用于性能要求高的产品设计，而半定制设计应用的范围相对宽广的多。采用半定制设计方法显然更适合本课题的研究工作，故本课题将采取半定制的设计方法来完成基于标准单元的低漏功耗设计，并与商业化的标准单元进行比较，从而验证其功耗减小的效果。二、研究的基本内容与拟解决的主要问题3本课题研究的是标准单元包低漏功耗的实现方法，因此首先需要
6、对商业化标准单元包进行单元前仿，了解其功耗具体数值，然后再通过应用电路级低功耗设计技术设计标准单元版图，并使用CADENCE抽取工具设计布局布线库以及SYNOPSYSLIBERTYNCX和HSPICE对标准单元库进行单元表征，最后以CADENCESOCENCOUNTER、SYNOPSYSDESIGNCOMPILE、SYNOPSYSPRIMETIME等作为基本验证工具，验证其功耗小于商业化的标准单元，并描述其减小的效果。标准单元包包含诸多基本单元，如与或非基本门电路，同或门，异或门，加法器，乘法器，触发器等，由于限于时间和精力，本课题将完成与或非三种基本门电路的标准单元低漏功耗设计作为基本任务和
7、目标。课题研究中将会遇到许多难题，目前来说，主要问题包括1选定适当的技术方法来实现低漏功耗设计，本课题拟将采用沟道长度调制技术；2学习理解沟道长度调制技术的工作原理，掌握其制作方法，并应用于制作标准单元；3学习掌握标准单元的制作流程以及标准单元库的定义设计；4掌握架设验证平台的方法原理；5学会使用多种软件工具。三、研究的方法与技术路线研究的主要方法1文献法查阅并学习研究有关低漏功耗设计以及标准单元设计的各种论著文献；2理论研究根据有关文献及个人的学习心得作出相关的电路设计；3实验法本课题将研究基于标准单元包的低功耗ASIC的设计方法，探索结合主流EDA软件低功耗设计流程的逻辑级/模块级的功耗优
8、化技术，设计出低功耗标准单元；4统计分析法为增强课题实验研究成果的说服力，分析研究问题的深度和力度，对实验的数据和资料进行科学的统计和分析，以之作为调控整个课题研究和实验的参照；5讨论法与同一组研究相象方向的同学一起探讨，从中解决疑难问题，收获新知识；技术路线当前低功耗集成电路设计技术主要基于模块级或算法级的功耗优化技术。算4法级的功耗优化技术主要应用于一些如信息安全、通信和多媒体应用的专用算法模块，通过改进算法降低运算量从而达到低功耗的目的。门控时钟技术是低功耗ASIC设计中应用较多的低功耗技术。根据功能模块的结构插入合适的门控单元，根据电路的工作状态关闭或开启门控时钟以降低电路能耗，进一步
9、使用自适应门控时钟技术可以达到更好的低功耗性能。功耗管理技术也被用于低功耗集成电路的设计，如LEON3低功耗微处理器应用低功耗管理单元根据处理器的工作状态，实现动态功耗管理从而降低微处理器核的平均功耗。上述方法，对于低功耗集成电路的设计只停留于模块级/算法级的优化，本课题将结合电路级的功耗优化技术设计出使用130NM工艺的低漏功耗标准单元包。首先针对低漏功耗设计，本课题拟将采用沟道长度调制技术。增加沟道长度可以有效地减小亚阈值漏电流，但缺点是显著增大逻辑门的延时。因此，可以在电路非关键延时路径上采用长沟道，来降低漏电流，而在关键延时路径上采用短沟道，来保证延时符合设计要求，如图2。图2沟道长度
10、调制技术在2输入与非门中的应用然后是标准单元的设计，不仅要应用沟道长度调制技术制作出具有低漏功耗的标准单元版图，而且要计算包括寄生电容，电路延时，驱动能力及抗噪声能力在内的各种参数，最后完成整个库的定义和表征。目前，传统的ASIC低功耗设计技术停留于逻辑级和算法级的功耗优化，使电路级的功耗优化技术未能有效的应用于低功耗ASIC的设计。本课题将基于低漏功耗标准单元包ASIC设计（如图3所示），使电路级的功耗优化技术能够被有5效利用，从而间接地拓宽ASIC功耗优化空间，并应用主流EDA工具软件设计中等规模的ASIC设计，用以验证所提出技术的有效性，为低功耗ASIC设计技术积累有益的经验。图3基于标
11、准单元的AISC设计四、研究的总体安排与进度10学年上第13周文献翻译；10学年上第14周文献查阅；10学年上第15周开题报告；10学年下第12周用CADENCE对商业化的标准单元包进行仿真；10学年下第34周基于低功耗技术如双阈值技术、功控技术用CADENCE6对基本门电路进行仿真；10学年下第57周设计低功耗标准单元包，进行仿真并与商业化的标准单元包进行比较；10学年下第89周完成论文；10学年下第10周毕业答辩。五、主要参考文献1骆祖莹,洪先龙,芯片功耗与摩尔定律的终结A,国家基金委信息学部“计算机科学面临的挑战“高层研讨会,中国,厦门,20032来新泉主编专用集成电路设计基础教程M西安
12、市西安电子科技大学出版社,2008103SNARENDRA,DBLAAUW,ADEVGANANDFNAJMLEAKAGEISSUESINICDESIGNTRENDS,ESTIMATIONANDAVOIDANCEJICCAD,20034HOKIMANDYSHINSEMICUSTOMDESIGNMETHODOLOGYOFPOWERGATEDCIRCUITSFORLOWLEAKAGEAPPLICATIONSJIEEE,2007,65125165NAGARAJANCS,LINYUAN,GANGQUANDSTAMPSBGLEAKAGEOPTIMIZATIONUSINGTRANSISTORLEVELDUA
13、LTHRESHOLDVOLTAGECELLLIBRARYJSYMPOSIUMONQUALITYOFELECTRONICDESIGN,2009,1062676HOKIM,YSHIN,HKIMANDIEOPHYSICALDESIGNMETHODOLOGYOFPOWERGATINGCIRCUITSFORSTANDARDCELLBASEDDESIGNJPROCDESIGNAUTOMCONF,PP109,20067徐勇军,骆祖莹,李晓伟,李华伟双阈值CMOS电路静态功耗优化N计算机辅助设计与图形学学报,2003,1532642698PGUPTA,ABKAHNGANDPSHARMAAPRACTICALTR
14、ANSISTORLEVELDUALTHRESHOLDVOLTAGEASSIGNMENTMETHODOLOGYJISQED,20054214269PGUPTA,ABKAHNG,SHARMAPETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLADESIGNAUTOMATIONCONFERENCECIEEE,200432733010KAHNGAB,SHARMAPANDMUDDUSIMPACTOFGATELENGTHBIASINGONTHRESHOLDVOLTAGESELECTIONATHE7THINTERNATION
15、ALSYMPOSIUMONQUALITYELECTRONICDESIGNCIEEE,200678毕业设计文献综述电子信息科学与技术集成电路低功耗设计方法研究摘要随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑
16、，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。关键字低功耗，标准单元，ASIC设计前言自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。随着制造工艺的发展，IC设计已经进入了纳米级时代目前国际上能够投入大规模量产的最先进工艺为40NM，国内的工艺水平正将进入65NM；2009年，INTEL酷睿I系列创纪录采用了领先的32NM工艺，并且下一代22NM工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发
17、展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如INTEL的15GHZPENTIUM处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。一、电路功耗的组成CMOS电路中有两种主要的
18、功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电9容的充放电功耗交流开关功耗和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。图1CMOS反相器功耗形成示意图功耗的计算公式如下LEAKAGEDYNTOTALPPPSHORTDDDDLDYNIVFVCP2LEAKAGEDDLEAKAGEIVP其中为开关活动性，LC是负载电容，DDV代表电源电压，F代表工作频率，SHORTI表示短路电流，LEAKAGEI表示静态漏电流。由于短路电流较小，可通过合理选择器件尺寸使其控制在可接受的范围内，所以负载充放电功耗在动态功耗中占了主要地位。同时，在之前的工艺中，负载电容充放电功耗也是电路
19、总功耗的主要来源（静态功耗较小，可以忽略），因此减小电路的充放电动态功耗成为当时的主要低功耗设计目标。发展到现在，对于动态功耗控制技术的研究已相对成熟。电路静态功耗是电源电压和漏电流的乘积，漏电流又主要有亚阈值漏电流和栅极漏电流组成。亚阈值漏电流的产生是由于在晶体管关断时，电路中的电流并非为理论上的零，而是存在有一小股由漏极流向源极的漏电流；栅极漏电流则是因为载流子在强电场作用下引起的隧穿效应而产生的。由于芯片的漏电流会随温度变化，所以当芯片发热时，静态功耗会呈指数上升。同时，漏电流的大小会因为电路特征尺寸的减小而增加，当COMS工艺发展到现在的纳米级时，漏电流引起的静态功耗也正在不断接近达到
20、动态功耗的水平。图2揭示了随着工艺进步，动态功耗和静态功耗的变化趋势。10图2INTEL公司CPU单位面积功耗变化趋势图中白色柱状图表示晶体管集成度以100程度提高时，动态和静态功耗变化趋势，灰色柱状图表示晶体管集成度以50程度提高时，动态和静态功耗变化趋势。可见，若CPU集成度以50提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100提高，则两者功耗都在增大，而静态功耗的比例会越来越重；当达到45NM工艺时，静态与动态功耗基本持平。注意到，图中的纵坐标是以10倍比例递增的，可见功耗增长速度之快。因此，研究电路的静态功耗已成为低功耗设计不可忽略和回
21、避的问题，并且将导致低功耗设计研究方向和重心的偏移。低漏功耗的研究对于集成电路的进一步发展具有至关重要的影响。二、功耗优化技术功耗分为动态功耗和静态功耗，功耗优化技术亦可分为两类。目前动态功耗优化方面主要有1多电源供电法，即对芯片中高性能模块供高电压，低性能模块供低电压，这种方法目前在手持设备芯片中用的较多。2时钟屏蔽法，目前芯片的时钟信号要消耗4050的动态功耗，所以在芯片工作时，将闲置模块内的时钟信号屏蔽掉，可以节约大量的动态功耗。3动态功耗管理方法，如动态变频法，即在芯片工作负荷较小时，降低工作频率和供电电压，以达到降低动态功耗的目的；此外在工作温度超限时，也自动进行降频，达到保护芯片的
22、目的。4多核并行运算法，通过多核并行分担工作负荷，使芯片可以使用较低的工作频率满足同样性能要求，同样达到降低动态功耗目的。静态功耗优化包括亚阈值漏电流和栅极漏电流优化。在栅极漏电流优化方面，由于PMOS晶体管的隧穿电流大大低于NMOS，导致PMOS晶体管的栅漏电流远低于NMOS，所以P型电路成为重要的研究方向，就目前来说，使用输入端重排序法，可以使栅极漏电流的产生概率最小。在亚阈值漏电流优化方面，主要有1双阈值电压法，即在同一电路中用低阈值电压降11低延时，用高阈值电压降低漏电流。2沟道宽度调节法，主要通过增大宽度来增加驱动能力，减小宽度来降低亚阈值电流。3沟道长度调节法，增加长度可以有效地减
23、小亚阈值漏电流，缺点是显著增大逻辑门的延时。4组合优化法，可以用以上3种手段结合，以获得更好的优化效果。综合应用上述技术和方法可以有效的降低电路功耗，但是其中大部分低功耗设计技术尚没有应用到低功耗标准单元设计中，因此，如何有效应用已有的电路级低功耗技术开展低功耗标准单元和低功耗ASIC设计是一项有意义的科研探索。三、基于标准单元低功耗设计ASIC设计主要有全定制设计和半定制设计方法。全定制方法是完全由设计师根据工艺，以尽可能高的速度和尽可能小的面积及完全满意的封装，独立地进行芯片设计。这种方法虽然灵活性高，而且可以达到最优的设计性能，但是要花费大量的时间与人力来进行人工的布局布线，而且一旦需要
24、修改内部设计，将不得不影响到其它部分的布局。所以，它的设计成本相对较高，适合于大批量的ASIC芯片设计。半定制设计是基于标准单元包的设计，在已有的标准单元基础上进行电路设计，连接和测试等，设计者不需考虑标准单元内部结构的设计，因而降低了设计成本，周期以及设计难度。它更多地利用了EDA系统来完成布局布线工作，下图描述了大致描述了基于标准单元的基本设计流程。12图3基于标准单元包的设计流程标准单元是ASIC半定制设计的基础，低功耗ASIC芯片的设计与实现依赖于低功耗的标准单元。因此如何进一步降低标准单元的功耗，探索低功耗标准单元的创新设计方法和技术具有重要的学术意义和实用价值。标准单元设计的主要设
25、计包括标准单元的定义及其特征确定、电路设计和模拟、功能验证、版图设计和验证、参数提取等。传统ASIC低功耗设计技术停留于逻辑级和算法级的功耗优化，使电路级的功耗优化技术未能有效的应用于低功耗ASIC的设计。若能够结合电路级的功耗优化技术（如双阈值技术，沟道长度调制技术等），应用于标准单元包的设计，则能进一步拓宽ASIC功耗优化空间。本课题将研究低漏功耗标准单元包的设计，并基于低漏功耗标准单元包的ASIC设计，应用主流EDA工具软件设计中等规模的ASIC设计，用以验证所提出技术的有效性，为低功耗ASIC设计技术积累有益的经验。总结13集成电路发展遭遇功耗瓶颈，低功耗已成为IC设计的必然要求。在低
26、功耗设计中，针对电路动态功耗控制技术的研究相对成熟，并有许多成果，但随着制造工艺的进步，静态功耗急剧增大，成为低功耗设计的另一难题。目前，低漏功耗设计技术正处于起步阶段，且大部分技术停留于逻辑级和算法级的功耗优化。鉴于ASIC技术是当今集成电路发展的趋势和技术主流，若能够结合电路级的静态功耗优化技术（如双阈值技术，沟道长度调制技术等），应用于标准单元包的ASIC设计，则能进一步拓宽功耗优化空间，为低功耗设计积累经验。因此提出并探索研究低漏功耗标准单元包的创新设计方法和技术具有重要的学术意义和实用价值的。参考文献1骆祖莹,洪先龙,芯片功耗与摩尔定律的终结A,国家基金委信息学部“计算机科学面临的挑
27、战“高层研讨会,中国,厦门,20032SNARENDRA,DBLAAUW,ADEVGANANDFNAJMLEAKAGEISSUESINICDESIGNTRENDS,ESTIMATIONANDAVOIDANCEJICCAD,20033来新泉主编专用集成电路设计基础教程M西安市西安电子科技大学出版社,2008104HOKIMANDYSHINSEMICUSTOMDESIGNMETHODOLOGYOFPOWERGATEDCIRCUITSFORLOWLEAKAGEAPPLICATIONSJIEEE,2007,65125165NAGARAJANCS,LINYUAN,GANGQUANDSTAMPSBGLEA
28、KAGEOPTIMIZATIONUSINGTRANSISTORLEVELDUALTHRESHOLDVOLTAGECELLLIBRARYJSYMPOSIUMONQUALITYOFELECTRONICDESIGN,2009,1062676HOKIM,YSHIN,HKIMANDIEOPHYSICALDESIGNMETHODOLOGYOFPOWERGATINGCIRCUITSFORSTANDARDCELLBASEDDESIGNJPROCDESIGNAUTOMCONF,PP109,20067徐勇军,骆祖莹,李晓伟,李华伟双阈值CMOS电路静态功耗优化N计算机辅助设计与图形学学报,2003,1532642
29、698PGUPTA,ABKAHNGANDPSHARMAAPRACTICALTRANSISTORLEVELDUALTHRESHOLDVOLTAGEASSIGNMENTMETHODOLOGYJISQED,20054214269PGUPTA,ABKAHNG,SHARMAPETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLADESIGNAUTOMATIONCONFERENCECIEEE,20043273301410KAHNGAB,SHARMAPANDMUDDUSIMPACTOFGATELENGTHBIASINGONTH
30、RESHOLDVOLTAGESELECTIONATHE7THINTERNATIONALSYMPOSIUMONQUALITYELECTRONICDESIGNCIEEE,200615本科毕业设计（20届）标准单元包的低漏功耗设计和研究16摘要【摘要】随着工艺特征尺寸进入纳米时代，集成电路在设计和制造上出现了新的挑战功耗。功耗随工艺特征尺寸减小不断上升，尤其是漏功耗呈现指数形式上升。为了降低漏功耗，本文针对ASIC（APPLICATIONSPECIFICINTEGRATEDCIRCUIT，专用集成电路）半定制设计，提出了一种基于标准单元包的沟道长度调制技术。在130NM工艺下，本文对反相器、与非门和
31、或非门标准单元进行沟长调制；然后使用HSPICE进行电路仿真，得出了沟道长度最优值；最后制成新的标准单元，并扩展标准单元包。实验结果表明，沟长调制方法效果明显，调制后标准单元的漏功耗与SMIC130NM工艺的标准单元相比降低了3460。【关键词】标准单元；漏功耗；ASIC；沟长调制ABSTRACT【ABSTRACT】WITHTHETECHNOLOGYOFINTEGRATEDCIRCUITDESIGNSTEPPINGINTONANOMETERERA,POWERHASBECOMEONEOFTHEMOSTCRITICALCONCERNSTHEFEATURESIZEOFINTEGRATEDCIRCUI
32、THASREDUCEDCONTINUALLY,WHICHLEADSTOEXPONENTIALPOWERRISE,ESPECIALLYLEAKAGEPOWERINORDERTOREDUCELEAKAGEPOWER,AGATELENGTHBIASINGDESIGNMETHODOLOGYBASEDONTHESTANDARDCELLSOFASICAPPLICATIONSPECIFICINTEGRATEDCIRCUITSEMICUSTOMDESIGNMETHODOLOGYISPROPOSEDINTHISBRIEFAT130NMTECHNOLOGY,AUTHORBIASEDTHEGATELENGTHOFE
33、XISTINGINVERTER,NANDANDNORSTANDARDCELLS,THENGOTTHESUITABLEGATELENGTHSIZESBYHSPICESIMULATIONANDRESULTANALYSISFINALLYNEWGATELENGTHBIASEDSTANDARDCELLSUSINGTHESESIZESWEREDESIGNEDANDTHEYWEREADDEDINTOASICSTANDARDLIBRARYEXPERIMENTALRESULTSHOWSTHATGATELENGTHBIASEDCELLSCANDECREASELEAKAGEPOWERBY3460COMPAREDWI
34、THSMIC130NMSTANDARDCELLS【KEYWORDS】STANDARDCELLS；LEAKAGEPOWER；ASIC；GATELENGTHBIASING17目录摘要16ABSTRACT16目录171引言1811集成电路的发展概况1812低漏功耗研究的意义1813基于ASIC标准单元的低漏功耗研究192集成电路功耗分析2021集成电路的动态功耗2022集成电路的静态功耗2123动态功耗和静态功耗的变化趋势213低漏功耗技术概述2331休眠漏功耗优化技术2332活动漏功耗优化技术234沟长调制技术2541沟长调制原理25411晶体管级沟长调制25412单元级沟长调制2642标准单元沟
35、长调制及前仿27421建立仿真平台模型27422设计HSPICE网表2843仿真数据分析305标准单元设计3251原理图设计3252版图设计3353标准单元库设计35531布局布线库设计36532综合库和仿真库设计366总结43参考文献44致谢错误未定义书签。附录46181引言11集成电路的发展概况自1958年第一块集成电路发明制造以来，集成电路行业已经发展了50多年。在这半个多世纪中，集成电路的应用从实验室走向市场，从军工普及到民用；我们所处的时代正是一个被集成电路包围的时代，不管是导弹，卫星，飞机，舰艇，还是电脑，空调，手机，音响，集成电路涉及领域涵盖科技、经济、军事等等。可见，集成电路已
36、日益成为世界经济的命脉、社会进步的动力以及国家安全的保障。集成电路的发展即是不断追求更小的电路面积，更快的运行速度，更高的处理精度以及更复杂的集成度的过程。至今，集成电路产业一直保持着惊人的发展速度。遵循摩尔定律，其集成度几乎每18个月就能翻一番，工艺也随之更新一代。目前，集成电路设计制造工艺已经进入了纳米级时代国际上能够投入大规模量产的最先进工艺为40NM，国内的工艺水平也将进入65NM；2009年，INTEL酷睿I系列率先采用了领先的32NM工艺，而下一代22NM工艺也正在研发中1。但是伴随电路特征尺寸的减小，电路功耗正呈指数上升，若不在设计时考虑功耗问题而功利地追求提高元器件的集成度，则
37、可能会使电路某些部分因功耗过大引起温度过高，继而导致系统工作不稳定或失效。此外，功耗的增大也给芯片的散热和封装带来了不少麻烦。集成电路的发展正陷入功耗的瓶颈之中，其今后的发展不得不把功耗作为同速度和面积一样重要核心因素来对待。12低漏功耗研究的意义功耗由动态功耗和静态功耗组成，因而低功耗设计可以分针对动态功耗和针对静态功耗两种。在之前的工艺中，设计者多是将研究重心放在动态功耗优化技术的研究上，提出了多种设计方法，如多电源供电法，时钟屏蔽法，动态变频法等等，因为相比之下，那时的静态功耗所占比例还很小，实现动态功耗的降低就可以满足电路对低功耗的要求。而现在的状况发生了极大的变化，当集成电路工艺水平
38、发展到纳米级时，由漏电流引起的静态功耗不断剧增，正在接近和达到动态功耗的水平2。因此，单纯靠降低动态功耗的方法已经无法满足低功耗优化的要求，研究静态功耗优化技术已成为低功耗设计不可忽略和回避的问题，这必将导致低功耗设计研究方向和重心的转移。可见，低漏功耗的研究对于集成电路克服功耗瓶颈，1百度百科集成电路DB/OLHTTP/BAIKEBAIDUCOM/VIEW/1355HTM3,200604062GUPTAP,KAHNGAB,SHARMAP,ETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLJDESIGNAUTO
39、MATIONCONFERENCE200432733019从而取得进一步发展有着至关重要的影响。13基于ASIC标准单元的低漏功耗研究ASIC技术是当今集成电路发展的趋势和技术主流，相比于通用集成电路，它具有体积小、功耗低、成本小、性能更可靠等优点3。ASIC分为全定制和半定制设计全定制是一种对所有电路元器件进行精工细作的设计方法，旨在实现最佳的电路性能，如最小面积、最低功耗、最优功耗延时积等；半定制在已有的标准单元基础上进行电路设计，连接和测试等，是一种基于标准单元的设计。全定制设计能够达到电路性能的最优化，但也不得不为此付出高昂的代价。它的设计要求高、难度大、周期长且成本贵，故一般仅用于生产
40、批量很大或产品成本不计较的场合，如CPU（CENTRALPROCESSINGUNIT，计算机中央处理器）、军用设备等。由于半定制的设计者不需考虑标准单元内部的结构和布图布线等设计，因而降低了设计难度、成本以及周期，提高了效率，同时制出的电路技术性能也比较理想，故半定制设计的应用范围和市场需求要宽广的多。标准单元是ASIC半定制设计的基础，故在设计时使用具有低漏功耗特性的标准单元可以有效降低整个电路的漏功耗。因此如何进一步降低标准单元的漏功耗，探索低功耗标准单元的创新设计方法和技术具有重要的学术意义和实用价值。基于这种想法，本文提出了一种基于标准单元的沟道长度调制技术，来设计具有低漏功耗特性的标
41、准单元。3来新泉专用集成电路设计基础教程M西安市西安电子科技大学出版社,200810202集成电路功耗分析集成电路有两种主要的功耗来源，动态功耗和静态功耗。因为集成电路中应用最广的是CMOS（COMPLEMENTARYMETALOXIDESEMICONDUCTOR，互补金属氧化物半导体）电路，下面就以CMOS电路为例来分析功耗的组成。21集成电路的动态功耗动态功耗包括负载电容的动态充放电功耗开关功耗和由短路电流引起的动态短路功耗。如图1所示，在动态情况下，电路中存在PMOS（POSITIVECHANNELMETALOXIDESEMICONDUCTOR）管和NMOS（NEGATIVECHANNE
42、LMETALOXIDESEMICONDUCTOR）管同时导通的情况，此时就会产生从电源到地的短路电流。开关电流（充放电电流）是不断对负载电容进行充放电而产生的在CMOS电路，当输入为“0”时，PMOS管导通，电源通过PMOS向负载电容充电；而当电路输入为“1”时，负载电容又会通过NMOS向地放电。VDDOUTBCLISHORTVINISWITCHVOUTISHORT动态短路电流ISWITCH动态开关电流INVSS图1CMOS反相器动态功耗示意图动态功耗计算公式为SHORTDDDDLDYNIVFVCP2（1）其中为开关活动性，LC为负载电容，DDV代表电源电压，F代表时钟频率，SHORTI表示短
43、路电流。短路电流较小，通过合理地选择器件尺寸可以将其控制在可接受范围内，故短路功耗可以忽略不计。可见，负载电容充放电功耗是动态功耗的主要部分。在之前的制造工艺中，电容充放电功耗也是电路总功耗的最主要组成部分，因此减小充放电动态功耗成为当时的主要低功耗设计目标。从公式中可以看出，要降低充放电功耗可以通过降低电源电压或21时钟频率的方法。现有的很多动态功耗优化方法正是应用了这个原理，比如多电源法4，对芯片中的高性能模块供高电压，对低性能模块供低电压，在保证性能的同时减小了低性能模块的动态功耗；时钟屏蔽法5，屏蔽闲置模块内的时钟信号，可以节约大量的动态功耗；动态变频法，在芯片工作负荷较小时，降低工作
44、频率和供电电压，以达到降低动态功耗的目的。22集成电路的静态功耗静态功耗的主要组成部分是由漏电流引起的漏功耗。LEAKAGEDDLEAKAGEIVP2如图2所示，漏电流LEAKAGEI主要由亚阈值漏电流SUBI和栅极漏电流GATEI组成6。在130NM工艺下，亚阈值漏电流占了绝大部分比重，而且在现有的更高工艺水平下，情况也是如此7。亚阈值漏电流的产生是由于PMOS或NMOS关断时，晶体管并非处于理论意义上的截止，而是仍存在一小股由漏极流向源极的电流，称为亚阈值漏电流。源极S栅极G漏极DNNIGATEISUBSUBSTRATEPSIO2POLY图2NMOS静态漏电流示意图芯片的漏电流会随温度的变
45、化而变化，当芯片发热时，静态功耗会呈指数上升，此外，随着电路特征尺寸的减小，漏电流同样会呈现指数增加趋势。当COMS工艺发展到现在的纳米级时，由漏电流引起的静态功耗正在不断接近、达到动态功耗的水平。23动态功耗和静态功耗的变化趋势随着工艺的进步以及电路特征尺寸的减小，动态功耗和静态功耗在数值和所占比重上也发生了显著的变化。图3所示为INTEL公司CPU单位面积功耗随工艺变化趋势8。4库逊多电压CMOS电路设计M北京机械工业出版社,20085EMNETTF,BIEGELMPOWERREDUCTIONTHROUGHRTLCLOCKGATINGZSYNOPSYSUSERSGROUP,SANJOSE,
46、20006NARENDRASGANDCHANDRAKASANALEAKAGEINNANOMETERCMOSTECHNOLOGIESJSPRINGER,20067GUPTAP,KAHNGAB,SHARMAP,ETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLJDESIGNAUTOMATIONCONFERENCE20043273308陈忠民剖析CPU文档监控技术DB/OLHTTP/ARTICLEEDNCHINACOM/PC/200610081111052HTM,200622图3INTEL公司CPU单位面积功耗随工艺
47、变化趋势图中白色柱状图表示晶体管集成度以100程度提高时，动态和静态功耗变化趋势；灰色柱状图表示晶体管集成度以50程度提高时，动态和静态功耗变化趋势。可见，若CPU集成度以50提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100提高，则两者功耗都在增大，而静态功耗的比例会越来越重；当达到45NM工艺时，静态功耗与动态功耗达到基本相同的水平。注意到，图中的纵坐标是以10倍比例递增的，可见静态功耗增长速度之快。集成电路的功耗已经称为电路设计的难题和关键之一，而在低功耗设计的领域，针对降低静态功耗的研究也已成为新的焦点。233低漏功耗技术概述目前，电路级
48、的漏功耗优化技术，大致可以分为休眠漏功耗优化技术和活动漏功耗优化技术两类。休眠漏功耗优化技术主要降低的是电路模块处于空闲状态下的漏功耗；而活动漏功耗优化技术主要降低的是电路工作状态下的漏功耗。31休眠漏功耗优化技术休眠漏功耗优化技术主要有1）功控技术9POWERGATINGTECHNIQUE使用开关控制电路关闭空闲状态的电路模块，从而减小空闲状态下的电路漏功耗。功控技术对减小空闲电路模块的漏功耗有显著效，然而，加入的大尺寸开关控制电路将产生额外的芯片面积，同时产生额外的动态功耗。2）输入矢量控制技术10INPUTVECTORCONTROL通过选择漏功耗最小的输入组合来优化电路的漏功耗。但因为需
49、要对所有可能的输入矢量进行模拟来寻找最优组合，所以实现复杂，工程量大。32活动漏功耗优化技术活动漏功耗优化技术主要有1）双阈值技术DUALTHRESHOLDCMOS11在电路的关键路径采用低阈值晶体管，以保证电路的性能，非关键路径采用高阈值晶体管，以降低电路的漏功耗。然而，在广泛使用的传统静态互补CMOS组合电路中，由于上拉PMOS与下拉NMOS均是关键路径，故电路级双阈值技术难以获得应用。2）沟道长度调制技术GATELENGTHBIASING12通过适当增大MOS管的沟道长度，可以减小亚阈值漏电流，从而降低漏功耗；但这却会使电路速度下降，因此适用对象及范围会受到限制。综合应用上述技术和方法可以有效的降低电路的漏功耗，但是其中大部分电路级的技术9KIMHOANDSHINYSEMICUSTOMDESIGNMETHODOLOGYOFPOWERGATEDCIRCUITSFORLOWLEAKAGEAPPLICATIONSJIEEE,2007,0651251610KIMKK,KIMYB,PARKN,ETALLEAKAGEMINIMIZATIONTECHNIQUEFORNANOSCALECMOSVLSIJIEEEDESIGNANDTESTOFCOMPUTERS,VOL244,20070832233011NAGARAJANCS,LINYUAN,G
