1、航天 772 所高校专项科研计划 2013 年度招标项目指南（简版）目录一、项目指南 .11.1 基于 SoPC 芯片的微纳卫星综合电子系统设计与测试技术 .11.2 基于 8 位微控制器的全数字 DC/DC 模块的设计 .21.3 ESD 设计技术研究 .31.4 1Gbps2.5Gbps 高速 Serdes 电路研究 .41.5 SpaceWire 总线应用开发环境设计 .51.6 星载异构多核可重构 SoC 集成开发环境设计 .61.7 SPARC V8 处理器仿真模型接口设计及验证 .71.8 倒装焊陶瓷封装可靠性评估及检测 .81.9 低照度微光探测器 .91.10 高帧频 CMOS
2、 相机图像采集处理技术 .101.11 FPGA 测试向量开发自动化技术 .111.12 伪距定位算法研发 .121.13 高精度载波相位定位算法研究 .131.14 基于硅基技术的射频功率放大器（RFPA ）设计 .14二、特别声明 .15三、联系方式 .151一、项目指南1.1 基于 SoPC 芯片的微纳卫星综合电子系统设计与测试技术1.1.1 研究内容该项目面向微纳卫星综合电子应用，兼容 CubeSat、NanoSat标准卫星接口低轨应用，基于国产SoPC芯片研发兼容CubeSat架构的微纳卫星综合电子系统及其配套软件。研究内容包括：1) 基于 SoPC 芯片计算机板 设计、调试；2)
3、操作系统及其 BSP 移植；3) 多传感器融合控制算法研制和移植；4) 搭建演示系统及其系统测试。注：此项目甲方可提供相关硬件模块和软件环境。1.1.2 成果形式1) 计算机板 2) 控制软件 C 语言源码 和 matlab 仿真环境3) 实验演示系统4) 设计文档、使用手册、实验报告、论文1.1.3 技术指标1) SPARC V8 处理器内核2) 控制软件姿态定位精度（二维定位精度10m; 高程精度12m; 三轴指向精度：10 ）3) 尺寸、重量符合 详版要求1.1.4 研制周期和课题经费2研制周期：2 年。课题经费：35 万元。1.2 基于 8 位微控制器的全数字 DC/DC 模块的设计1
4、.2.1 研究内容依托于我所8位微控制器、ADC转换器、模 拟开关和功率驱动器件，研究全数字DC/DC的基 础部分拓扑 结构和核心部分控制器，形成一套完整的全数字DC/DC解决方案。 研究内容包括：1) 全数字DC/DC 的拓扑 结构；2) 核心控制器的体系结构和算法；3) 全数字DC/DC 模块的演示 实验板。1.2.2 成果形式序号 文档 代码 演示环境1 成果物清单 核心控制器代码 全数字 DC/DC 模块功能演示板2 项目工作报告 验证环境及激励代码3 验证测试报告 其他代码1.2.3 技术指标1) 输入电压：28V2) 输出电压：单路输出，+5V3) 输出功率：5W34) 输出输入隔
5、离：是5) 输出纹波：50mVp-p6) 效率：90%7) 过压保护：额定输出电压以上10%8) 上电过冲：5%额定电压，单调上升9) 输出电压：可调节1.2.4 研制周期和课题经费研制周期：2年。课题经费：20万。1.3 ESD 设计技术研究1.3.1 研究内容1） CMOS 集成 电路高压输 入 ESD 防护技术基于指定工艺，可保证 80 PIN 芯片 2000V ESD（HBM）通过的保护结构。2） 多电压域混合信号 SoC 全芯片 ESD 设计技术基于指定工艺，针对三个（含）以上 domain 域的 ESD 设计技术研究，解决嵌入式模拟 IP 隔离引起的多个（三个以上）电压域之 间的全
6、芯片 ESD 减弱问题。3） 器件级、电路级 ESD 仿真技术研究基于指定工艺，针对不同结构的有效器件与电路，开发 ESD 仿真环境，建立 ESD 仿真模型，掌握 ESD 仿真方法，达到可 预先 评估 ESD 设计水平的目的。41.3.2 成果形式序号 文档 版图及模型1 成果物清单 器件及电路级 ESD 模型2 项目工作报告 多电压域 ESD 设计结构原理图、版 图3 ESD 建模方法及仿真流程 高压输入端口 ESD 设计结构原理图、版图4 多电压域 ESD 设计文档5 高压输入端口 ESD 防护文档1.3.3 技术指标研究内容 技术指标高压输入端口 ESD防护技术输入正负 10V，电源电压
7、 3.3V80 PIN 全芯片测试 HBM：2000VESD 仿真技术器件级仿真结果与测试电路测试结果误差小于 20%电路级仿真结果与实测结果误差小于 200V多电压域 ESD 设计技术三个（含）以上电压域 600 PIN SOC ESD 2000V（HBM）1.3.4 研制周期和课题经费研制周期：2年。课题经费：20万。51.4 1Gbps2.5Gbps 高速 Serdes 电路研究1.4.1 研究内容本课题的研究对象为 8b/10b Serdes，工作频率 1Gbps2.5Gbps，工作电压2.5V，具有片上 8-bit/10-bit 编/解码器及 Comma 检测功能，用片上 PLL 实
8、现对低速参考时钟的频率综合。通 过本课题的研究，需 实现 以下关键技术的突破：1) 高速时钟和数据恢复(CDR)技术2) 串行输出的可编程预加重(Programmable Preemphasis) 技术3) 信号丢失检测(LOS) 技术4) COMMA 检测(Comma Detect)技术1.4.2 成果形式序号 类别 名称1 文档 Serdes 研制总结报告2 IP Serdes IP（包含原理图，GDS 文件）3 硬件 Serdes 专用高速测试板4 软件 Serdes 高覆盖性测试向量或测试方法5 文档 Serdes IP 测试报告1.4.3 技术指标参数 测试条件 最小 典型 最大 单
9、位Rt=50PREM=high 655 725 795VOD(p) 预加重 VODRt=50PREM=low 590 650 710mVVOD(d) 无预加重 VOD Rt=50 540 600 660 mVV(cmt) 发送器共模电压 Rt=50 1000 1250 1400 mV6VID 接收器输入差模 200 1600 mVV(cmr) 接收器共模电压 Rt=50 1000 1250 2250 mV差分输出 jitter2.5 Gbps, PRBS 格式 0.20 UI串行数据 total jitter(p-p)差分输出 jitter1.6 Gbps, PRBS 格式 0.16 UITt
10、 tr,tf 差分输出上升、下降时间（20%80%）。Rt=50，CL=5pf150 pstd(Tx latency) 34 38 bitstr(Rx latency) 76 107 bits注：电路需可在-55+125温度范围内， VDD=3.310%。 1.4.4 研制周期和课题经费研制周期：2年。课题经费：30万。1.5 SpaceWire 总线应用开发环境设计1.5.1 研究内容基于航天 772 所研制的 SpaceWire 通讯芯片组，立足国内应用需求，建立SpaceWire 网络应用开发平台，研究链路冗余方案和网络传输的时间确定性方案，开发 SpaceWire 网络驱动 程序，实现
11、网络应用和数据传输效率、误码、传输延迟等性能评估，支持 SpaceWire 网络冗余。1.5.2 成果形式1) 完善的 SpaceWire 网络硬件环境，包括基于 5 个通讯控制器的节点和 2个路由器节点。2) 完善的 SpaceWire 网络应 用程序和支持库，可对网络进行性能评估。3) 完整的 SpaceWire 网络 开发平台软、硬件文档。71.5.3 技术指标1) SpaceWire 总线传输速率 200Mbps，系 统时钟大于 30MHz。2) 节点板和路由器板具有 PCI、USB 和 Ethernet 接口。3) 网络系统具备误码率测试能力，具备网络性能评估、监控能力和冗余能力。1
12、.5.4 研制周期和课题经费研制周期：2年。课题经费：20万。1.6 星载异构多核可重构 SoC 集成开发环境设计1.6.1 研究内容基于 Eclipse 平台，研究针对异构多核可重构 SoC 的 软件开发工具集成和管理方法，研制具有良好图形界面的多核系统一体化集成开发环境，实现程序开发、调试、优 化和数据可视化，有效支持多核 SoC 的推广与 应用。具体研究内容包括：1） 并行编程技术研究。2） 多核调试器设计技术研究。83） 多核性能分析工具技术研究。4） 函数库设计。1.6.2 成果形式1) 完整的多核集成开发软件系统2) 规范的软件系统文档3) 典型应用示范1.6.3 技术指标1) 支
13、持主流操作系统平台2) 并行程序开发工具3) 多核调试模块4) 性能分析工具5) 函数库1.6.4 研制周期和课题经费研制周期：2年。课题经费：30万。1.7 SPARC V8 处理器仿真模型接口设计及验证1.7.1 研究内容基于 SPARC V8 指令精确模型， 设计 AMBA 总线接口；建立验证环境、设计验9证激励，进行 SPARC V8 仿真模型及 AMBA 接口的功能验证；对 V8 仿真模型及验证环境和激励进行封装，实现参数配置和自动运行。完成基于 SPARC V8 的 SoC设计、性能分析、功能验证、IP 集成。1.7.2 成果形式序号 文档 代码 演示环境1 成果物清单 AMBA
14、总线接口代 码 1 套演示环境2 项目工作报告 验证环境及激励代码3 仿真模型总线接口设计手册 封装配置代码4 验证环境设计手册 其他代码5 验证功能点及激励说明手册6 封装配置说明手册1.7.3 技术指标1) V8 仿真模型可被 VC2005、VC2008 和 gcc 编译；2) V8 仿真模型能够执行 Mibench 等程序；3) 验证环境支持主流的 EDA 仿真工具；4) 功能点覆盖率达到 100%；5) Testbench 对 CPU 的占用时间应小于总体占用时间的 30%；6) 仿真模型配置支持符合 IP-XACT 的工具。1.7.4 研制周期和课题经费研制周期：2年。课题经费：20万。
