1、-_1.setup 和 holdup 时间区别.Answer:建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间2.多时域设计中,如何处理信号跨时域Answer: 情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。这个同步器就是两级 d 触发器，其时钟为时钟域 2 的时钟。这样做是怕时钟域 1 中的这个信号，可能不满足时钟域 2 中触发器的
2、建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。3.latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的区别不多说。为什么避免使用 latch，因为设计中用
3、latch 会使设计后期的静态时序分析变的困难（必须用的地方当然另当别论）。行为级描述中 latch 产生的原因：多由于构造组合逻辑电路时，使用 if 或 case 语句，没有把所有的条件给足，导致没有提到的条件，其输出未知。或者是每个条件分支中，没有给出所有输出的值，这就会产生 latch。所以构造组合逻辑电路时，其 always 语句中的敏感信号必须包括所有的输入端，每个条件分支必须把所有的输出端的值都给出来。4.BLOCKING NONBLOCKING 赋值的区别Answer: 这个问题可参考的资料很多，讲的都很透彻，可以找一下。基本用法就是常说的“组合逻辑用 BLOCKING，时序逻辑
4、用 NONBLOCKING”。5.MOORE 与 MEELEY 状态机的特征Answer: 6.IC 设计中同步复位与 异步复位的区别Answer: 如果光说概念的话：同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。象芯片的上电复位就是异步复位，因为这时时钟振荡器不一定起振了，可能还没有时钟脉冲。异步复位很容易受到复位端信号毛刺的影响，比如复位端信号由组合逻辑组成，那组合逻辑输出产生的冒险，就会使触发器错误的复位。7.实现 N 位 Johnson Counter,N=8.用 FSM 实现 101101 的序列检测模块9. 集成电路设计前端流程及
5、工具。10. FPGA 和 ASIC 的概念，他们的区别11. LATCH 和 DFF 的概念和区别Answer: LATC 是 H 锁存器，DFF 是触发器，其电路形式完全不同。12. 用 DFF 实现二分频。-_Answer: always (posedge clk)if (reset) beginsel = 1;clk1 = 1;clk2 = 1;endelse beginsel = sel;if (sel)clk1 = clk1;elseclk2 = clk2;end13. 用 VERILOG 或 VHDL 写一段代码，实现消除一个 glitchAnswer: glitch 主要发生在
6、组合逻辑电路输出，可以加 double DFF 输出稳定信号。14. 给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化简）15. 用 VERILOG 或 VHDL 写一段代码，实现 10 进制计数器。16. 给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。17. A,B,C,D,E 进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,E 中 1 的个数比 0 多，那么 F输出为 1，否则 F 为 0），用与非门实现，输入数目没有限制18. 负数与正数相乘的问题： 1010（-6）*00
7、10（2）Answer：用补码相乘时应该进行相应的符号扩展，比如上面是 4bit 相乘，结果应该为 8bit。这样符号扩展后分别为 11111010 和 00000010，然后再用这两个数直接相乘，结果为 111110100，取其低 8 位 11110100，作为-6*2 的结果。这也是个补码形式，再判断一下高位恢复为原码，得到结果。对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。2.数字电路设计当然必问 Verilog/VHDL，如设计计数器逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种
8、（区别，优点），全加器等等。比如：设计一个自动售货机系统，卖 soda 水的，只能投进三种硬币，要正确的找回钱数1.画出 fsm（有限状态机）2.用 verilog 编程，语法要符合 fpga 设计的要求系统方面：如果简历上还说做过 cpu 之类，就会问到诸如 cpu 如何 工作，流水线之类的问题3.单片机、DSP、FPGA、嵌入式方面（从没碰过，就大概知道几个名字胡扯几句，欢迎拍砖，也欢迎牛人帮忙补充）如单片机中断几个/类型，编中断程序注意什么问题-_DSP 的结构（冯.诺伊曼结构吗？）嵌入式处理器类型(如 ARM)，操作系统种类（ Vxworks,ucos,winCE,linux），操作系
9、统方面偏 CS 方向了，在 CS 篇里面讲了4.信号系统基础拉氏变换与 Z 变换公式等类似东西，随便翻翻书把如.h(n)=-a*h(n-1)+b*(n) a.求 h(n)的 z 变换 b.问该系统是否为稳定系统 c.写出 F IR 数字滤波器的差分方程以往各种笔试题举例利用 4 选 1 实现 F(x,y,z)=xz+yz用 mos 管搭出一个二输入与非门。 用传输门和倒向器搭一个边沿触发器用运算放大器组成一个 10 倍的放大器微波电路的匹配电阻。名词解释，无聊的外文缩写罢了，比如 PCI、ECC、DDR、interrupt、pipelineIRQ,BIOS,USB,VHDL,VLSI VCO(
10、压控振荡器) RAM (动态随机存储器) ，FIR IIR DFT(离散傅立叶变换）或者是中文的，比如 a 量化误差 b.直方图 c.白平衡-_1.什么是 Setup 和 Holdup 时间？建立时间(Setup Time)和保持时间（Hold time） 。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。-_2 什
11、么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。3 用 D 触发器实现 2 倍分频的逻辑电路？Verilog 描述：module divide2( clk , clk_o, reset);input clk , reset;output clk_o; wire in;reg out ;always ( posedge clk or posedge reset)if ( reset) out = 0
12、;-_else out = in;assign in = out;assign clk_o = out;endmodule4 什么是 “线与 “逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。5 什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器） 。7 你知道那些常用逻辑电平？TTL 与 CO
13、MS 电平可以直接互连吗？-_12， 5，3.3 TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？PAL，PLD，CPLD，FPGA。9 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。module dff8(clk , reset, d, q);input clk; input r
14、eset;input 7:0 d;output 7:0 q;reg 7:0 q;-_always (posedge clk or posedge reset)if(reset) q = 0;else q = d;endmodule10 设想你将设计完成一个电子电路方案。请简述用 EDA 软件（如 PROTEL）进行设计（包 括原理图和 PCB 图）到调试出样机的整个过程。在各环节应注意哪些问题？ 电源的稳定上，电容的选取上，以及布局的大小。11 用逻辑门和 cmos 电路实现 ab+cd12 用一个二选一 mux 和一个 inv 实现异或13 给了 reg 的 setup,hold 时间，求中
15、间组合逻辑的 delay 范围。Delay period - setup - hold14 如何解决亚稳态-_亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。15 用 verilog/vhdl 写一个 fifo 控制器 包括空，满，半满信号。16 用 verilog/vddl 检测 stream 中的特定字符串分状态用状态机写。17 用 mos 管搭出一个
16、二输入与非门。18 集成电路前段设计流程，写出相关的工具。19 名词 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate20 unix 命令 cp -r, rm,uname21 用波形表示 D 触发器的功能22 写异步 D 触发器的-_verilog module module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset)if(reset) q = 0;else q = d;endmodule23 What is PC Chipset?
