EDA出租车计费器.doc

1、北京联合大学课程设计报告课程名称： 电工电子技术课程设计 实验名称：基于 Verilog HDL 的出租车计费器的程序设计学 院：自动化学院 专 业：物流工程 班 级：自动化物流 1201B 成 绩： 姓 名： 学 号： 2015 年 1 月 23 日前言：本次课程设计主要是基于 FPGA芯片，使用硬件描述语言 Verilog HDL，采用“自顶向下”的设计方法，编写一个出租车计费器芯片，并使用 Quartus II6.0软件仿真平台。本文主要描述了出租车计费器的设计思路与模块划分。把出租车计费器划分为两大模块，共同实现了出租车计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数

2、目。最后，使用 Quartus II6.0仿真平台对每个模块和主程序分别进行了仿真，并对仿真出来的波形作了分析。Verilog HDL和 VHDL是目前世界上最流行的两种硬件描述语言（HDL：Hardware Description Language） ，均为 IEEE标准，被广泛地应用于基于可编程逻辑器件的项目开发。二者都是在 20世纪 80年代中期开发出来的，前者由 Gateway Design Automation公司（该公司于 1989年被 Cadence公司收购）开发，后者由美国军方研发。HDL语言以文本形式来描述数字系统硬件结构和行为，是一种用形式化方法来描述数字电路和系统的语言，

3、可以从上层到下层来逐层描述自己的设计思想。即用一系列分层次的模块来表示复杂的数字系统，并逐层进行验证仿真，再把具体的模块组合由综合工具转化成门级网表，接下去再利用布局布线工具把网表转化为具体电路结构的实现。目前，这种自顶向下的方法已被广泛使用。本次设计的目的就是在掌握计算机组成原理理论的基础上，了解 EDA技术，掌握 Verilog HDL硬件描述语言的设计方法和思想，通过学习的 Verilog HDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，通过本课程设计，达到巩固和综合运用计算机原理中的知识，理论联系实际，巩固所学理论知识，并且提高自己通过所学理论分析、解决计算机实际问题

4、的能力。 通过这次 EDA方面的课程设计，可以提高我们对 EDA领域及通信电路设计领域的认识，有利于培养我们在通信电路 EDA方面的设计能力。特别有利于锻炼我们独立分析问题和解决问题的能力。设计过程的复杂加老师的严格要求有益于培养我们严谨的工作作风。目录一、Verilog HDL 语言的功能、设计方法及 Quartus II6.0设计流程 .11.1 Verilog HDL 语言的功能、设计方法 .11.2 Quartus II6.0 设计流程 .2二、整体设计方案 .32.1 设计要求 .32.2 设计原理 .32.3 电路符号 .32.4 设计方法 .4三、上机步骤及模拟仿真 .43.1

5、新建第一个工程 .43.2 生成一个控制模块 .53.3 新建第二个工程 .53.4 生成译码显示模块 .63.5 新建第三个工程 .63.6 进入仿真界面 .73.7 赋值及仿真 .8四、试验箱实物模拟 .104.1 管脚配置选择 .104.2 选择线箱 blatterfally11 .104.3 试验箱效果验证 .11五、课程设计及工作进程 .12六、参考文献 .12七、实验总结 .12八、附录实验代码清单 .128.1 控制模块实验代码清单 .138.2 译码显示模块实验代码清单 .161一、 Verilog HDL语言的功能、设计方法及 Quartus II6.0设计流程1.1Veri

6、log HDL语言的功能、设计方法Verilog HDL语言以文本形式来描述数字系统硬件结构和行为，是一种用形式化方法来描述数字电路和系统的语言，可以从上层到下层来逐层描述自己的设计思想。即用一系列分层次的模块来表示复杂的数字系统，并逐层进行验证仿真，再把具体的模块组合由综合工具转化成门级网表，接下去再利用布局布线工具把网表转化为具体电路结构的实现。目前，这种自顶向下的方法已被广泛使用。Verilog HDL既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互连的结构模块。这意味着利用 Verilog语言所提供的功能，就可以

7、构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。下面列出的是 Verilog语言的主要功能： （1） 可描述顺序执行或并行执行的程序结构； （2） 用延迟表示式或事件表达式来明确地控制过程的启动时间； （3） 通过命名的事件来触发其他过程里的激活行为或停止行为； （4） 提供了条件和循环等程序结构； （5） 提供了可带参数且非零延续时间的任务程序结构；（6） 提供了可定义新的操作符的函数结构； （7） 提供了用于建立表达式的算术运算符、逻辑运算符和位运符； （8） 提供了一套完整的表示组合逻辑基本元件的原语； （9） 提供了双向通路和电阻器件的描述； （10）可

8、建立 MOS器件的电荷分享和衰减模型； （11）可以通过构造性语句精确地建立信号模型； Verilog HDL设计方法：1.自下而上的设计方法 自下而上的设计是传统的设计方法，是从基本单元出发，对设计进行逐层划分的过程。这种设计方法与用电子元件在模拟实现板上建立一个系统的步骤有密切的关系。优、缺点分别如下：优点：设计人员对这种设计方法比较熟悉；实现各个子模块所需的时间较短。2缺点：对系统的整体功能把握不足；由于必须先对多个子模块进行设计，因此实现整个系统的功能所需的时间长；另外，对设计人员之间相互协作也有较高的要求。 2.自上而下的设计方法 自上而下的设计是从系统级开始，把系统划分为基本单元，

9、然后再把基本单元划分为下一层次的基本单元，直到可用 EDA元件实现为止。这种方法的优、缺点如下。 优点：在设计周期开始就做好了系统分析；由于设计的主要仿真和调试过程是在高层完成的，所以能够早期发现结构设计上的错误，避免了设计工作的浪费，方便了系统的划分和整个项目的管理，可减少设计人员劳动，避免了重复设计。缺点：得到的最小单元不标准，且制造成本高。 3.混合的设计方法 复杂数字逻辑电路和系统设计过程，通常是以上两种设计方法的结合。设计时需要考虑多个目标的综合平衡。在高层系统用自上而下的设计方法实现，而使用自下而上的方法从库元件或以往设计库中调用已有的设计单元。混合设计方法兼有以上两种方法的优点，

10、并且可使用先进的矢量测试方法。1.2 Quartus II6.0设计流程（1）设计输入：可以采用原理图输入、HDL 语言描述及波形输入等几种方式。（2）编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 （3）仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。 （4）编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。

11、 在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。3二、 整体设计方案2.1 设计要求（1）实现计费功能，计费标准为：按行驶里程计费，起步价为 6.00元，并在车行驶 3km后按 1.2元/km 计费，当计费器达到或超过 20元时，每千米加收 50%的车费，车辆停止和暂停时不计费。（2）现场模拟汽车的启动、停止、暂停、换挡等状态。（3）设计数码管动态扫描电路，将车费和路程显示出来，各有两位小数。2.2 设计原理设计该出租车有启动键，停止键，暂停键和档位键。启动键为脉冲触发信号，当其为一个脉冲时，表示车已经启动，并根据车速的选择和基本车速发出相应频率的脉冲

12、（计费脉冲）以此来实现车费和路程的计数，同时车费显示起步价；当停止键为高电平时，表示汽车熄火，同时停止发出脉冲，此时车费和路程计数清零；当暂停键为高电平时，表示汽车暂停并停止发出脉冲，此时车费和路程计数暂停；档位键用于改变车速，不同的档位对应着不同的车速，同时路程计数的速度也不同。该出租车计费器分为两大模块，即控制模块和译码显示模块。系统框架图如图 1所示，控制模块实现了计费和路程的计数，并且通过不同的档位来控制车速。译码显示模块实现十进制数到 4位十进制数的转换，以及车费和路程的显示。图 1:系统框图计费时钟档位启动暂停停止控制模块 显示模块42.3 电路符号出租车计费器的电路符号如图 2所

13、示。输入信号：计费时钟脉冲 clk；译码高频时钟 clk20mhz；汽车启动键 start；汽车停止键 stop；汽车暂停键 pause；档位 speedup1.0。输出信号：数码管地址选择信号费用 m_one3.0,m_ten3.0m_hun3.0, m_tho3.0；路程 d_ one3.0, d_ ten3.0, d_ hun3.0,d_ tho3.0图 2 计费器的电路符号2.4 设计方法自底向上的混合编辑 采用混合编辑法，设计不同的模块，最后在原理图编辑器中连接各模块作为顶层设计，其电路如图 3所示，其中 guange1是控制模块，guange2是译码显示模块。图 3 出租车计费器电

14、路图三、上机步骤及模拟仿真3.1 新建第一个工程，命名为 guange1并选择如图所示芯片，分别如图 4和图 55所示。图 4 新建工程 1 图 5 选择相应芯片3.2 选择使用 Verilog HDL File语言输入控制模块代码运行成功以后点击creat/update生成一个控制模块，如图 6所示。图 7 生成的控制模块3.3新建第二个工程，命名为 guange2并选择如图所示芯片，分别如图 8和图 9所示。6图 8新建工程 2 图 9 选择相应芯片3.4选择使用 Verilog HDL File语言输入控制模块代码运行成功以后点击creat/update生成一个译码显示模块，如图 10所示。图 10 生成的译码显示模块3.5 新建第三个工程，并命名为 guange3，选择相应的芯片。将第一个工程及第二个工程产生的文件放入第三个工程的文件夹中，新建 Block 7Diagram/Schematic File文件，分别调用控制模块和译码显示模块，调用输入和输出端将电路图连接如图 11所示。图 11 整体电路图3.6 选择 Vector Waveform File 并调用所有输入和输出端进入仿真界面，分别如图 12、图 13和图 14所示。