1、 DDS信号源的设计与实现 实验指导书 电子工程学院 窦 衡 DDS信号源的设计与实现 是针对全校本科生开出的综合性、设计性的实验项目。要求学生先期掌握数字电路的基础知识，以及初步的 EDA技术知识。 通过本实验项目，可使学生利用 VHDL硬件描述语言对比较复杂的、综合性的实际电路系统进行设计、描述，利用 EDA开发工具完成系统的综合、仿真验证，并用硬件平台完成系统的硬件实现。着重培养学生的实际动手设计、实现电路系统的能力。 一、 DDS 引言 频率合成技术是将一个（或多个）基准频率变 换成另一个（或多个）合乎质量要求的所需频率的技术。在通信、雷达、导航、电子侦察、干扰与抗干扰等众多领域都有应
2、用。随着各种频率合成器和频率合成方案的出现，频率合成技术得到了不断的发展。 1971年 3月美国学者 J.Tierncy， C.M.Rader和 B.Gold首次提出了直接数字频率合成（ DDS_Direct Digital Synthesis）技术。这是一种从相位概念出发直接合成所需要的波形的 新的 全数字 频率合成技术。 同传统的频率合成技术相比，DDS技术具有极高的频率分辨率、极快的变频速度，变频相位连续、相位 噪声低，易于功能扩展和全数字化便于集成，容易实现对输出信号的多种调制等优点，满足了现代电子系统的许多要求，因此得到了迅速的发展。 目前市面上的 DDS芯片，价格昂贵、功能固定单一
3、，应用受到限制。本综合实验项目采用基于 FPGA的 EDA技术设计实现 DDS芯片，并可以根据实际需要对其功能进行灵活地修改，配置。 二、 DDS 工作原理 一个纯净的单频信号可表示为： ootfUtu 2s in （ 2-1） 只要它的幅度 U 和初始相位 o 不变，它的频谱就是位于 of 的一条谱线。为了分析简化起见，可令 U=1， o =0，这将不会影响对频率的研究。即： ttftu o s in2s in （ 2-2） 如果对（ 2-2）的信号进行采样，采样周期为 cT （即采样频率为 cf ） ，则可得到离散的波形序列： conTfnu 2s in .2,1,0n （ 2-3） 相应
4、的离散相位序列为： nnTfn co 2 .2,1,0n （ 2-4） 式中： coco ffTf 22 （ 2-5） 是连续两次 采样之间的相位增量。根据采样定理： co ff 21（ 2-6） 只要从（ 2-3）出来的离散序列即可唯一的恢复出（ 2-2）的模拟信号。从（ 2-2）可知，是相位函数的斜率决定了信号的频率；从（ 2-5）可知，决定相位函数斜率的是两次采样之间的相位增量 。因此，只要控制这个相位增量，就可以控制合成信号的频率。现将整个周期的相位 2 分成 M份，每一份为 M 2 ，若每次的相位增量选择为 的 K 倍，即可得到信号的频率： cco fMKTKf 2（ 2-7） 相应
5、的模拟信号为： tfMKtu c2s in（ 2-8） 式中 K和 M 都是正整数，根据采样定理的要求 ， K 的最大值应小于 M 的 1/2。 综上所述，在采样频率一定的情况下，可以通过控制两次采样之间的相位增量（不得大于）来控制所得离散序列的频率，经保持、滤波之后可唯一的恢复出此频率的模拟信号。 DDS 工作原理框图如图 2.1 所示： 图 2.1 DDS 原理框图 其实质是以基准频率源（系统时钟）对相位进行等间隔的采样。由图 2.1 见，DDS 由相位累加器和波形存储器（即， ROM 查询表）构成的数控振荡器（ NCO_ Numerically Controlled Oscillator
6、s）、数模转换器（ DAC）以及低通滤波器 （ LPF）三部分组成。在每一个时钟周期， N位相位累加器与其反馈值进行累加，其结果的高 L位作为查询表的地址，然后从 ROM 中读出相应的幅度值送到 DAC。再由 DAC将其转换成为阶梯模拟波形，最后由具有内插作用的 LPF 将其平滑为连续的正弦波形作为输出。因此，通过改变频率控制字 K 就可以改变输出频率 of 。 在这里 0:1 NFWK ， NM 2 。 由上面的分析可得 DDS 的输出频率： cNo fNFWf 2 0:1（ 2-9） 由上式可知， DDS 的最小输出频率为： cNo ff 21（ 2-10） DDS 的频率分辨率为： cN
7、o ff 21（ 2-11） DDS 频率输入字的计算： FW(N-1:0) = 2Nf0/fc （ 2-12） 三、 DDS 基本结构组成 一个基本的 DDS 系统由数控振荡器（ NCO）、数模转换器（ DAC）和低通滤波器（ LPF）三部分构成，如图 3.1 所示： 图 3.1 DDS 的基本结构 数控振荡器（ NCO）产生频率可控制的数字正弦载波，通过数模转换器（ DAC）得到模拟正弦波，最后经过低通滤波器（ LPF）除去各种干扰信号。 本实验项目中的设计主要针对数控振荡器（ NCO）部分， DAC 部分直接采用实验系统箱提供的数 /模转换电路。 四、 DDS 的设计 在 DDS 的设计
8、中其最基本的构件是相位累加器和波 形存贮器。通常也可在波形存贮器前面加一个相位调制器，使其具有相位调制的功能，为了防止频率控制字、相位控制字改变时干扰相位累加器和相位调制器的正常工作，分别在这两个模块前面加入了两组寄存器，从而灵活且稳定地控制频率字和相位字的输入。如图 4.1 所示 : 图4.1 DDS的构成图图中相位累加器（ phasea）是整个 DDS 的核心，在这里完成相位累加功能，其输入是相位增量，又可称为频率控制字 0:1NFW ，由于 0:1NFW 与输出频率 of 是简单的线性关系： coN ffNFW 20:1 （ 4 1） 事实上当基准时钟 cf 是 N2 时， 0:1NFW
9、 就等于 of 。 相位调制器 (phasemod)接收相位累加器的相位输出，在这里加一个相位偏移值，主要用于实现信号的相位调制，如 PSK（相移键控）等，在不使用时可以去掉该部 分，或加一个固定的相位控制字。 波形存储器（即，正弦 ROM 查找表） (sinlup)把存储在相位累加器中的抽样值转换成正弦波幅度的数字量函数，可理解为相位到幅度的转换。它的输入是相位调制器输出的高 M 位（而并非全部 N 位）值，将其作为正弦 ROM 查找表的地址值； 查询表把输入的地址相位信息映射成正弦波幅度信号 ；输出送往 DAC，转化为模拟信号。 五、 DDS 的 VHDL 描述 DDS 的整个芯片引脚图
10、,如图 5.1 所示 : 图 5.1 DDS 芯片引脚图 它是整个设计的顶层模块，共有 8 组输入端口和 5 组输出端口： sysclc 是基 准时钟信号， resetn 是复位信号， fwwrn， pwwrn 分别是频率和相位输入控制字， freq1， freq2 是两个频率输入字信号， phaseword 是相位调制信号， askword是幅度调制信号， sin， cos 表示经相位累加器后的输出正弦信号的位置符号，msin， mcos 是经相位调制器后的输出正弦信号的位置符号， askout 是最后输出的正弦波幅度信号。 DDS 信号源的底层模块要求采用 VHDL 硬件描述语言进行设计描
11、述。其顶层设计可采用 VHDL 语言描述，也可采用电路原理图方式进行描述。 DDS 电原理图可参见附 录一。 六、 DDS 的仿真 采用 MAX+plus II 来实现 DDS 的编译和仿真。 MAX+plus II 是一种常用的 EDA 工具软件。它支持原理图、 VHDL 和 Verilog语言文本文件，以及波形与 EDIF 的格式的文件作为设计输入，并支持这些文件的任意混合设计；具有门级仿真器，可进行功能仿真和时序仿真，能够产生精确的仿真结果。 在 MAX+plus II 中完成了源文件的编辑，系统的编译、综合、适配之 后，下一步就是进行功能仿真和时序仿真。功能仿真只验证系统设计的功能关系
12、，与实际信号的延时无关。时序仿真是接近真实器件运行的仿真，仿真过程中已将器件特性考虑进去了，因而仿真精度相当高。 七、 DDS 的硬件实现 DDS 硬件实现是建立在电子 EDA 实验开发系统的基础上得以完成的。 7.1 器件选择 首先，选取 Altera 公司的 FPGA 器件 ACEX_1K 系列中的 ACEX_1K50，作为 DDS 的下载芯片。该芯片含有 5 万个典型门，共 144 个引脚，用户可用引脚数为 102 个。 相应的配置芯片是 EPC2LC20。 ACEX_1K50 器件的外观视图： 图 7-1 ACEX_1K50 引脚图 ACEX_1K50 器件的内部资源视图： 图 7-1
13、 ACEX_1K50 内部逻辑单元图 其次，数模转换器 DAC 选用了 AD558JN。 低成本 AD558 是一个完全电压输出 8 位数 模转换器。在一个单片上包括输出放大器，全微处理器接口和精密参考电压，另有高精度 8 位数据总线到模拟系统的接口，不要外部元件或作任何修整。 其特点为： 1、完全 8 位 DAC； 2、电压输 出 2 校准范围； 3、内部精密的段 间隙参考电压； 4、单电源工作（ +5V +15V）； 5、全微处理接口； 6、快速 电压稳定到 1/2CSB 为 1 s； 7、低功耗（ 75mW）； 8、不需用户调整； 9、保证整个温度范围内的单调性； 10、全部误差由 minT 到 maxT 指定； 11、小型（ 16引脚双列式直插封装）； 12、单片由激光 大晶片 微调芯片混合而成； 13、低成本。
