1、本科毕业设计（论文）任务书 电气工程及其自动化 基于 CPLD的数字时钟电路设计 一、主要任务与目标： 毕业设计采用的主芯片是 CPLD（ Altera的 EPM3128A）。利用 CPLD实现分频功能 ，使 10M的晶振输入分频输出两路脉冲。一路 1K输出用于秒表功能，另一路 10Hz用于计时功能。 设计一个具有计时、日历、秒表三种模式的综合计时系统。 二、主要内容与基本要求： 设计一个具有计时、日历、秒表三种模式的综合计时系统。 （ 1）要求计时和日历模块的精度大于 0.1s。 （ 2）要求秒表的精度大于 0.01s。 （ 3）要求写出相应的 VHDL程序。 （ 4）要求画出各个模块的原理
2、图。 通过本次设计要求学生掌握 CPLD编程的 2种基本方法，掌握常用的总线方式下的键盘、显示电路设计方法。 三、计划进度： 毕业设计 期限：自 2010年 11月 15日至 2011年 4月 15日。 第一阶段（ 4周）：分析任务，收集资料，完成开题报告、文献综述、外文翻译。第二阶段（ 6周）：学习掌握异步电机变频调速控制技术，撰写毕业论文。 第三阶段（ 2周）：论文修改、准备答辩材料。 四、主要参考文献： 1 褚振勇 ,翁木云 .FPGA设计及应用 M.西安：西安电子科技大学出版社，200.7 2 柯庚 .PLD与 SOPC系统设计技术 M. 北京：国防工业出版社， 2006.1 3 Peter J.Ashenden. VHDL设计指南 M. 北京：机械工业出版社， 2005.6 4 曾繁泰等 . EDA工程实践 M . 北京：清华大学出版社， 2004.7 5 徐志军 ,徐光辉 . CPLD/FPGA的开发与应用 M . 北京： 电子工业出版 , 2002.1 6 王开军，姜宇柏等面向 CPLD/FPGA的 VHDL设计 M北京：机械工业出版社， 2006， 10. 7 邢建平，曾繁泰 VHDL程序设计教程 M北京：清华大学出版社， 2005，11.
