1、课程 数字电子技术 章节 第 4 章 教师 陈燕熙 审批课题 4.5 主从 JK 触发器与 4.6 边沿 JK 触发器 课时 2授课日期 授课班级教学目的与要求了解主从 JK 触发器的电路结构的触发器所具有的动作特点。掌握 JK 触发器逻辑功能的分类和触发器逻辑功能描述方法。教学重点 触发器逻辑功能描述方法。教学难点 触发器的电路结构所导致的动作特点授课类型 专业理论课教学方法 班级授课教 具 多媒体教学解决重难点的措施对于触发器逻辑功能的描述，按照其电路结构，仔细分析，帮组学生接收。而电路的动作特点，结合前面的知识，具体分析。导入过程设计同步触发器具有不定状态和空翻现象，所以针对这一问题进行
2、了改进，从而设计出了主从触发器。教学过程一、教学内容：4.5 主从 JK 触发器4.5.1 电路结构 主从 JK 触发器是在主从 RS 触发器的基础上组成的，如图 7.5.1 所示。 在主从 RS 触发器的R 端和 S 端分别增加一个两输入端的与门 G11和 G10，将 Q 端和输入端经与门输出为原 S 端，输入端称为 J 端，将 Q 端与输入端经与门输出为原 R 端，输入端称为 K 端。图 4.5.1 主从 JK 触发器的逻辑电路图4.5.2 工作原理 由上面的电路可得到 S=JQ,R=KQ。代入主从 RS 触发器的特征方程得到:当 J=1， K=0 时， Qn+1=1；J=0， K=1 时
3、， Qn+1=0；J=K=0 时， Qn+1=Qn；J=K=1 时， Qn+1=Qn；由以上分析，主从 JK 触发器没有约束条件。在 J=K=1 时,每输入一个时钟脉冲，触发器翻转一次。触发器的这种工作状态称为计数状态，由触发器翻转的次数可以计算出输入时钟脉冲的个数。4.5.3 功能描述特征方程：状态转移真值表： 表 4.5.1 主从 JK 触发器的状态转移真值表 J K Qn Qn+1 说明 0 0 0 00 0 1 1 Qn 输出状态不变0 1 0 00 1 1 0 0输出状态与 J 端状态相同1 0 0 11 0 1 1 1输出状态与 J 端状态相同1 1 0 11 1 1 0 Qn 每
4、输入一个脉冲输出状态改变一次状态转换图： 图 4.5.2 JK 触发器的状态转移图4.5.4 举例例 4.5.1 设负跳沿触发的主从 JK 触发器的时钟脉冲和 J、 K 信号的波形如图 7.5.3 所示，画出输出端 Q 的波形。设触发器的初始状态为 0。 解：根据表 7.5.1 或图 7.5.2，可画出 Q 端的波形，如图 7.5.3 所示。由图看出,在第 1，2个 CP 脉冲作用期间, J、 K 均为 1，每输入一个脉冲， Q 端的状态就改变一次，这时 Q 端的方波频率是时钟脉冲频率的二分之一。若以 CP 端为输入， Q 端为输出,则该触发器就可作为二分频电路，两个这样的触发器串联就可获得四
5、分频电路，其余类推。例 4.5.2 负跳沿触发主从 JK 触发器的时钟信号 CP 和输入信号 J、 K 的波形如图 7.5.4 所示，信号 J 的波形图上用虚线标出了有一干扰信号，画出考虑干扰信号影响的 Q 端的输出波形。设触发器的初始状态为 1。解：1.第一个 CP 信号的正跳沿前， J=0,K=1,因此负跳沿产生后触发器应翻转为 0。 2.第二个 CP 的高电平期间,信号 J 有一个正跳沿的干扰（如虚线所示)。利用图 7.5.1 分析干扰信号的影响。干扰信号出现前，主触发器和从触发器的状态是 Q =0， Q =1 和 Q=0， Q=1。干扰信号的出现会影响主触发器状态的变化，具体情况是：G
6、 10的两个输入端都为 1，其输出为 1，使 G8输出为 0,又使 Q =1， Q =0。由于干扰信号的产生使主触发器的状态由 0 变为 1。干扰信号消失后，主触发器的状态是否能恢复到原来的状态呢？由于 Q =0 已将 G6封锁，G 8的输出变化不会影响到 Q 的状态，也就是 J 端的干扰信号的消失不会使 Q 恢复到 0。因此第二个 CP 的负跳沿到来后触发器的状态为 Q=1。如果 J 端没有正跳变的干扰信号产生，根据 J=0,K=1 的条件，触发器的正常状态应为 Q=0。在上述条件下，主触发器的状态只能根据输入信号改变一次 ，这种现象称为一次变化现象。并非所有条件下都会出现一次变化现象。由于
7、 JK 触发器电路的对称性，不难理解，在触发器的状态为 1 时， CP=1 期间信号 K 出现正跳沿干扰也会产生一次变化现象。也只有这两种情况下主从 JK 触发器会产生一次变化现象。3.对应于第三、第四个 CP 的输入条件都是 J=1,K=0,所以 Q=1。 图 4.5.3 例 4.5.1 的波形图 图 4.5.4 例 4.5.2 的波形图 图 4.5.5 主从 JK 触发器的电路和动态波形4.5.5 脉冲工作特性建立时间：是指输入信号应先于 CP 信号到达的时间，用 tset表示。由图 7.5.5 可知, J、 K 信号只要不迟于 CP 信号到达即可，因此有 tset=0。 保持时间：为保证
8、触发器可靠翻转，输入信号需要保持一定的时间。保持时间用 tH表示。如果要求 CP=1 期间 J、 K 的状态保持不变，而 CP=1 的时间为 tWH，则应满足： tH tWH。传输延迟时间：若将从 CP 下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间，则有： tPLH=3tpd tPHL=4tpd最高时钟频率：因为主从触发器都是由两个同步 RS 触发器组成的,所以由同步 RS 触发器的动态特性可知 ,为保证主触发器的可靠翻转， CP 高电平的持续时间 tWH应大于 3tpd。同理,为保证从触发器能可靠地翻转， CP 低电平的持续时间 tWL也应大于 3tpd。因此，时钟信号的最
9、小周期为：Tc(min)6 tpd 最高时钟频率 fc(max)1/6 tpd。如果把图 7.5.5 的 J、 K 触发器接成 T 触发器使用（即将 J 和 K 相连后接至高电平），则最高时钟频率还要低一些。因为从 CP 的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL4 tpd，如果 CP 信号的占空比为 50%，那么 CP 信号的最高频率只能达到 fc(max)=1/2tPHL=1/8tpd4.5.6 集成触发器集成 JK 触发器的产品较多，以下介绍一种比较典型的高速 CMOS 双 JK 触发器 HC76。该触发器内含两个相同的 JK 触发器,它们都带有预置和清零输入,属于负跳沿
10、触发的边沿触发器,其逻辑符号和引脚分布如下图 7.5.6 所示。其功能表如表 7.5.1 所示。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以表示不同触发器的输入、输出信号，比如 C1 与1J、1 K 同属一个触发器。(a)逻辑符号 (b)引脚分布 图 4.5.6 JK 触发器 HC76 表 4.5.1 HC76 的功能表 输入 输出SD RD CP J K Q QL H H LH L L HH H L L Qn QnH H H L H LH H L H L HH H H H Qn Qn综上所述，对主从 JK 触发器归纳为以下几点：1.主从 JK 触发器具有置位、复位、
11、保持（记忆）和计数功能； 2.主从 JK 触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生；3.不存在约束条件，但存在一次变化现象。4.产生一次变化的原因是因为在 CP=1 期间，主触发器一直在接收数据，但主触发器在某些条件下（ Q=0， CP=1 期间 J 端出现正跳沿干扰或 Q=1， CP=1 期间 K 端出现正跳沿干扰），不能完全随输入信号的变化而发生相应的变化，以至影响从触发器 状态与输入信号的不对应。4.6 边沿 JK 触发器4.6.1 电路结构采用与或非电路结构，属于下降沿触发的边沿 JK 触发器，如图 7.6.1 所示。图 4.6.1 边沿 JK 触发器的逻辑图4.6.
12、2 工作原理1.CP=0 时，触发器处于一个稳态。CP 为 0 时，G 3、G 4被封锁，不论 J、 K 为何种状态， Q3、 Q4均为 1，另一方面,G 12、G 22也被CP 封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出 Q、 Q 状态不变。2.CP 由 0 变 1 时，触发器不翻转，为接收输入信号作准备。设触发器原状态为 Q=0， Q=1。当 CP 由 0 变 1 时，有两个信号通道影响触发器的输出状态，一个是 G12和 G22打开，直接影响触发器的输出，另一个是 G4和 G3打开，再经 G13和 G23影响触发器的状态。前一个通道只经一级与门，而后一个通道则要经一级与非门和
13、一级与门，显然 CP 的跳变经前者影响输出比经后者要快得多。在 CP 由 0 变 1 时，G 22的输出首先由 0 变 1，这时无论 G23为何种状态（即无论 J、 K 为何状态），都使 Q 仍为 0。由于 Q 同时连接 G12和 G13的输入端，因此它们的输出均为 0，使 G11的输出 Q=1，触发器的状态不变。 CP 由 0 变 1 后，打开 G3和 G4，为接收输入信号 J、 K 作好准备。3.CP 由 1 变 0 时触发器翻转设输入信号 J=1、 K=0，则 Q3=0、 Q4=1，G 13和 G23的输出均为 0。当 CP 下降沿到来时,G 22的输出由 1 变 0,则有 Q=1，使
14、G13输出为 1， Q=0，触发器翻转。虽然 CP 变 0 后，G 3、G 4、G 12和 G22封锁， Q3=Q4=1，但由于与非门的延迟时间比与门长（在制造工艺上予以保证）,因此 Q3和 Q4这一新状态的稳定是在触发器翻转之后。由此可知,该触发器在 CP 下降沿触发翻转， CP 一旦到 0 电平，则将触发器封锁，处于(1)所分析的情况。总之，该触发器在 CP 下降沿前接受信息，在下降沿触发翻转，在下降沿后触发器被封锁。4.6.3 功能描述边沿型 JK 触发器的状态转移真值表、特征方程、状态转移图及激励表与 主从 JK 触发器完全一致，只不过在画工作波形图时，不用考虑一次变化现象。4.6.4
15、 脉冲工作特性该触发器无一次变化现象，输入信号可在 CP 触发沿由 1 变 0 时刻前加入。由图 7.6.1 可知，该电路要求 J、 K 信号先于 CP 信号触发沿传输到 G3、G 4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间 tset。 输入信号在负跳变触发沿来到后就不必保持，原因在于即使原来的 J、 K 信号变化,还要经一级与非门的延迟才能传输到 G3和 G4的输出端,在此之前，触发器已由 G12、G 13、G 22、G 23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短，从而具有很高的抗干扰能力，且因缩
16、短 tCPH 可提高工作速度。 从负跳变触发沿到触发器输出状态稳定，也需要一定的延迟时间 tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即 tCPL大于 2.8tpd。综上所述，对边沿 JK 触发器归纳为以下几点：1.边沿 JK 触发器具有置位、复位、保持（记忆）和计数功能； 2.边沿 JK 触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生； 3.由于接收输入信号的工作在 CP 下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，所以不存在一次变化的现象,抗干扰性能好，工作速度快。二 、 课 堂 练 习1、 JK 触 发 器 的 功 能 是 什 么 ?2、 其 有 什 么 优 点 和 缺 点 。三、教学小结：时序逻辑电路除组合电路部分外，还包括存储器件或反馈延迟电路，其电路状态依确定的时间顺序而定，而时间顺序则以时钟脉冲为准。触发器是时序逻辑电路的基本存储器件，它的特性方程是表示其逻辑功能的重要逻辑函数。常用的有基本 RS 触发器、同步 RS 触发器、主从 RS 触发器、主从 JK 触发器、边沿 JK 触发器、T 触发器、边沿 D 触发器等。这些电路都有 TTL 和 CMOS 的集成电路产品。四、练习题4-6 4-7
