1、深圳职业技术学院Shenzhen Polytechnic集成电路设计技术课程设计报告课 题 名 称 ： 基 于 D 触 发 器 的 异 步 八 进 制 计 数 器 设 计学 院： 电 子 与 通 信 工 程 学 院班 级： 11 微电子 1 班组 员：学 号：指导老师：2013 年 6 月 21 日摘要计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。Tanner Research 公司开发的基于 Windows 平台的用于集成电路设计的工具软件 Tanner EDA 7.X，对异步复位八进制计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC 验证和 LV
2、S 验证。【关键词】 计数器 版图设计 DRC LVSAbstractThe counter is a digital system the timing of the most widely used one of logic components, the so-called counter is to calculate the number of input pulses. Tanner Research has developed a Windows-based platform for integrated circuit design tools Tanner EDA 7.X,
3、for asynchronous reset chip octal counter schematic design entry, simulation and layout, DRC and LVS verification verification【Keyword】 counter layout DRC LVS目录绪论 .1一、 Tanner EDA 软件介绍 .2二、 异步八进制计数器设计 .32.1 异步八进制计数器逻辑图设计 .32.1.1 状态图以及激励表 .32.1.2 异步清零 D 触发器原理图 .42.1.3 八进制计数器逻辑图 .52.2 原理图仿真 .52.2.1 异步清
4、零 D 触发器原理图仿真 .52.2.2 八进制计数器原理图仿真 .6三、 异步八进制计数器版图设计 .73.1 集成电路版图设计规则 .73.2 异步清零 D 触发器版图设计 .73.3 异步八进制计数器版图设计 .8四、 DRC 验证和 LVS 验证 .94.1 DRC 验证 .94.2 LVS 验证 .10小结 .11参考文献资料 .11附录 1.12课程设计报告 异步八进制计数器1绪论当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片
5、上。今天，版图设计是在一个不断变化的环境中进行的。软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。所有这一切变化已使该行业成为一个另人感兴趣的行业，但不应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。因此，版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。 本文介绍的是基于 D 触发器的异步八进制加法计数器设计。输入信号为时钟信号（
6、上升沿触发）和异步复位信号（高电平有效） ，输出信号为 Q0Q2 的计数信号（000111）以及 count 进位信号。该计数器只要输入时钟信号和异步复位信号就能自启动和自动循环计数。该八进制计数器设计流程如图 1.1 所示。设计要求 原理图的设计与绘制 原理图仿真LVS 验证 版图的 DRC 验证 版图设计图 1.1 集成电路设计流程课程设计报告 异步八进制计数器2一、 Tanner EDA 软件介绍Tanner 集成电路设计软件是由 Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括 S-Edit，T-Spic
7、e ，W-Edit，L-Edit 与 LVS，从电路设计、分析模拟到电路布局一应俱全。其中的 L-Edit 版图编辑器在国内应用广泛，具有很高知名度。L-Edit Pro 是 Tanner EDA 软件公司所出品的一个 IC 设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从 IC 设计到输出，以及最后的加工服务，完全可以媲美百万美元级的 IC 设计软件。L-Edit Pro 包含 IC 设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC） 、组件特性提取器（Device
8、Extractor） 、设计布局与电路 netlist 的 比较器(LVS) 、CMOS Library、Marco Library，这些模块组成了一个完整的 IC 设计与验证解决方案。L-Edit Pro 丰富完善的功能为每个 IC 设计者和生产商提供了快速、易用、精确的设计系统。本次设计采用的是 Tanner EDA 7.X 版本的软件，原理图及仿真采用其中的 S-Edit，T-Spice 和 W-Edit 工具，版图的设计和设计规则检查采用的是 L-Edit 工具，最后的 LVS 验证采用的是 LVS 工具。课程设计报告 异步八进制计数器3二、 异步八进制计数器设计按照题目的要求设计一个
9、八进制加计数器，即三位二进制加计数器，则可用 D 触发器完成设计。其中输入控制信号 Reset，输入时钟信号 CLK，输出信号Q2 Q1 Q0 count，时钟信号上升沿触发。首先明确其功能并得出状态图，再根据状态图写出其激励表并得出相关的激励方程，进而画出电路图，最后根据电路图画出对应的版图。2.1 异步八进制计数器逻辑图设计逻辑图和电路图设计，先写出激励表再列出激励方程进而得到电路图。2.1.1 状态图以及激励表按照要求，计数器的状态由时钟上升沿控制，从 000 到 111 共八个状态，其中从 111 状态跳转到 000 状态时 count 输出高电平。故可得出计数器的状态图如图 2.1.
10、1 所示。图 2.1.1 八进制计数器状态图由图 1.1.1 可列出八进制计数器的激励列表，且对于某一输出，当其状态不发生反转时可取其时钟为“0” 。激励表如表 2.1.1 所示（注：表中 为触发器Qnm输出信号， 为触发器输入信号， 触发器时钟信号，C 为进位信号） 。Dn Pn课程设计报告 卢宣 异步八进制计数器4表 2.1.1 异步八进制计数器激励表Qn21n0D2CP10CPQn12n10C0 0 0 X 0 X 0 1 1 0 0 1 00 0 1 X 0 1 1 0 1 0 1 0 00 1 0 X 0 X 0 1 1 0 1 1 00 1 1 1 1 0 1 0 1 1 0 0
11、01 0 0 X 0 X 0 1 1 1 0 1 01 0 1 X 0 1 1 0 1 1 1 0 01 1 0 X 0 X 0 1 1 1 1 1 01 1 1 X 0 X 0 0 1 0 0 0 1根据上表可写出激励方程和时钟方程2)6,54,()3(_2 QDdm)6,42()5,(_1 QDdm0_0,CP0121 CP0 0122.1.2 异步清零 D 触发器原理图D 触发器是一种延迟型触发器，在时钟脉冲的作用下，它能把从 D 端输入的信号同相位地传送到输出端，只是信号从输入到输出要延迟一段时间，这段时间一般不会超过时钟脉冲的一个周期。异步清零 D 触发器原理图如图 2.1.2所示。
12、图 2.1.2 异步清零 D 触发器原理图课程设计报告 卢宣 异步八进制计数器5端口描述：D 信号输入；RST 异步清零，高电平有效；CLK 时钟信号；输出：Q NQ。 工作原理：该触发器为主从式异步清零 D 触发器。若 RST 输入信号为低电平，当时钟处在低电平时左上和右下传输门导通，主触发输入端 D 开始接受输入信号，右上及左下传输门不导通 Q 及 NQ 端输出为 “0”和“1” ；当时钟上升沿到来时左上和右下传输门不导通，左下和右上传输门导通，之前接受的信号锁存输出，即 Q 和 NQ 的输出波形保持不变。当清零信号输入端 “RST”的输入信号为“1”时，两个或非门的输出会变为“0”则主触
13、发锁存的信号被清零，输出端的信号也被清零且清零不受时钟控制，即为异步清零。2.1.3 八进制计数器逻辑图据方程得知我们所用的 D 触发器的连接方式，其中根据 D2 D1 D0 可知道本电路需要用到三个 D 触发器，而且每个 D 触发器的 “非”输出都接到自身的 D输入，时钟脉冲除第一级时钟接到时钟输入信号外其余的都接到前一级的“非”输出。当计数到“111”后计数器进行进位，输出 C 为“1” ，而且此动作要与CP 脉冲同步，则此功能使用三输入与门和 D 触发器来实现。根据输入输出方程得出八进制加法计数器的逻辑图如图 2.1.3 所示。图 2.1.3 异步八进制计数器逻辑图逻辑图端口描述：输入控
14、制信号： RESET 实现异步清零；输入时钟信号： CLK输出信号： Q 0 Q1 Q2；输出进位端：count 实现计数进位。2.2 原理图仿真当原理图建立好之后，要验证其连接是否正确，只需要看其能否实现对应的功能。因此需要我们对原理图进行仿真，并通过仿真波形图来查看该原理图是否正确。本次仿真使用的是 Tanner EDA 的 T-Spice 和 W-Edit。课程设计报告 卢宣 异步八进制计数器62.2.1 异步清零 D 触发器原理图仿真D 触发器的仿真波形如图 2.2.1 所示。图 2.2.1 异步清零 D 触发器仿真波形如图 2.2.1 所示，当时钟上升沿到来时输出跟随输入变化，当清零
15、端信号为高电平时不管时钟沿是否到来输出均为低电平。该结果符合设计目标。2.2.2 八进制计数器原理图仿真八进制计数器仿真波形如图 2.2.2 所示。图 2.2.2 八进制计数器仿真波形如图 1.2.2 所示，当时钟上升沿到来时，输出信号岁时钟由“000”开始计数一直计到“111” ，且当“111”变为“000”时仅为信号输出“1” 。当清零端信号为高电平时不管时钟沿是否到来输出均为低电平。该结果符合设计目标。课程设计报告 异步八进制计数器7三、 异步八进制计数器版图设计版图设计是根据电子电路的性能要求和制造工艺的水平，按照一定的规则，将电子线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路
16、所用的阱、有源区、多晶硅、P+注入、 N+注入、接触孔、通孔、多层金属连线等工序的几何图形。版图是一组复合图，即由上述各个工序的图形叠加而成。3.1 集成电路版图设计规则集成电路版图设计规则一般都包含以下 4 种规则：最小宽度：版图设计时，几何图形的宽度和长度必须大于或等于设计规则中最小宽度的数值。1） 最小间距：在同一层掩膜上，图形之间的间隔必须大于或等于最小间距。2） 最小包围：N 阱，N+和 P+离子注入区在包围有源区时，必须有足够的余量，以确保即使出现光刻套准偏差时，器件有源区始终在 N 阱，N+和 P+离子注入区内。3） 最小延伸：某些图形重叠于其他图形之上时，不能仅仅到达边缘为止，
17、还应该延伸到边缘之外一个最小长度。本设计采用的是 Tanner EDA 工具提供的简化模型参数（2um 硅栅）设计规则，典型值如下：1.接触孔的大小为 2m 2m ；2. 有源区到阱边缘的距离不小于 5m；3.接触孔与栅极的最小间距为 2m；4. 栅极的宽度不小于 2m；5. 栅极伸出有源的距离不小于 2m；6.金属层 1 的最小间距为 3m，金属层 2 的最小间距为4m 。3.2 异步清零 D 触发器版图设计D 触发器的版图采用两行结构，构成该触发器的器件有反相器、传输门和二输入或非门。在版图布局时将反相器和或非门放在中间，因为一根多晶直接延伸就容易形成栅极共用，源端或者漏端也可共用，这样就可以节省版图面积。传输门主要放在反相器及或非门的左边，方便时钟 CLK 的连接和前一级 D 锁存器到后一级锁存器的连接。这样就构成了 D 触发器的布局以及线路的连接。异步清零 D 触发器版图布局如图 3.2-1 所示。VDD非门 传输门 传输门 非门 或非门 传输门 传输门 非门 或非门GND
